使用穿板中介体的低封装寄生电感的制作方法
【专利说明】使用穿板中介体的低封装寄生电感
[0001 ] 公开领域
[0002]本公开的各方面一般涉及半导体封装，并且尤其涉及具有低寄生电感及等效串联电感的半导体封装。
【背景技术】
[0003]集成电路(IC)被制造在晶片上。通常，这些晶片是半导体材料(例如，硅)。通过研究和开发努力，构成IC的晶体管的尺寸已经减小，并且因此供应给这些晶体管的电压也减小。
[0004]IC通常被耦合到作为用于该IC的功率递送网络的一部分的稳压器。稳压器将电源电压转换成IC所使用的较低电压。稳压器确保可预测的电源被提供给1C。
[0005]然而，随着IC的晶体管导通和截止，电源上的负载快速地变化，这给稳压器提出了附加需求。稳压器与IC之间的距离导致了长响应时间，从而阻止了稳压器即时为IC增加功率，特别是在晶体管每秒导通和截止数百万或数十亿次时。解耦电容器为供应给IC的功率提供附加的稳定性。
[0006]紧邻IC附设的解耦电容器为IC提供即时电流。随着对电源的需求快速变化，该电容器提供附加的功率并且能够在稍后的时间当功率需求降低时重新充电。解耦电容器允许IC以消费者所期望的高频以及计算速度来操作。然而，随着晶体管尺寸减小以及晶体管密度增加，在IC上找到用于解耦电容器的面积变得艰难。
[0007]解耦IC的一个配置将解耦电容器直接放置在IC管芯上。然而，将解耦电容器直接放置在IC管芯上占据了原本可用于有效电路系统的管芯面积。附加地，将解耦电容器制造在管芯上涉及附加的制造时间，这增加了制造成本。
[0008]作为一个示例，IC中所使用的常规解耦电容器是薄膜电容器。薄膜电容器可在制造期间以附加的成本被制造在晶片上。这些电容器通常是介电材料继之以导体的交替层。虽然薄膜电容器是简单结构，但是电容很大程度上由并联的串联电容数目来确定。然而，随着更多电容被添加，薄膜电容器结构的高度增加。
[0009]金属-绝缘体-金属(MIM)电容器可以被制造成符合比薄膜电容器更小的高度约束。当封装这些电容器时，高度可能是重要的考虑因素。此外，M頂电容器在设计功率递送网络中的等效串联电感(ESL)和等效串联电阻(ESR)中提供了比薄膜电容器更多的灵活性。
[0010]随着封装在大小上缩小以符合移动设备中呈现的较小形状因子，封装上可用的空间减小。附加地，因为电路以较高频率操作，所以要求有较高的电容以确保电路系统和晶体管的恰当操作。
[0011]例如，因为IC以较高频率操作，所以它们受到功率递送网络的总特征阻抗的影响。总特征阻抗受到解耦电容器中的迹线的电感(即，寄生电感)以及解耦电容器的等效串联电感(ESL)的影响。传统IC布置中的寄生电感可以高达10pH或更多，而解耦电容器的等效串联电感可以尚达400pH或更多。
[0012]半导体封装的常规布置的一个问题在于功率递送网络的阻抗灵敏度受到所经受的总电感的影响。例如，存在功率递送网络所经受的总电感所引起的在一百兆赫兹的频率周围的强谐振峰值。当IC中的晶体管开始切换时，需要功率递送网络来供应电流。因为该电流流过功率递送网络的阻抗，所以电源电压可能波动，从而损害供应给IC的功率的稳定性。受损害的稳定性会导致IC的操作降级。
[0013]由此，需要用于减小半导体封装中的总特征阻抗的改进的装置和方法。
[0014]概述
[0015]例如，本发明的各示例实施例涉及用于芯片组中的中介体的装置、系统、方法和计算机可读介质。该中介体包括纳入于其中的多层薄膜电容器以减小芯片组中的寄生电感。功率端子和接地端子以交错图案来布置以消除导电通孔之间的磁场，从而减小等效串联电感(ESL)0
[0016]在一个或多个实现中，该中介体包括由以交错图案布置的多个功率端子和接地端子形成的多个多层薄膜电容器。该中介体还包括配置成将该交错图案耦合在第一组触点与第二组触点之间的多个导电通孔，其中第一组触点具有小于第二组触点的间距。该多个多层薄膜电容器被布置在第一组触点与该多个导电通孔之间。
[0017]该中介体可包括形成在该多个导电通孔与第二组触点之间的第二多个多层薄膜电容器。该多个多层薄膜电容器可以用金属-绝缘体-金属(ΜΠΟ配置形成。该多个多层薄膜电容器可包括多个沟槽电容器。该中介体可以是穿玻通孔(TGV)中介体。该中介体可以是穿硅通孔(TSV)中介体。该中介体可以是陶瓷中介体。该中介体可以是有机中介体。该多个多层薄膜电容器可包括多个沟槽电容器。
[0018]在一个或多个实现中，一种系统包括具有第一侧和第二侧的中介体。该中介体包括由以交错图案布置的多个功率端子和接地端子形成的多个多层薄膜电容器。该中介体还包括配置成将该交错图案耦合在第一组触点与第二组触点之间的多个导电通孔。该系统还包括布置在中介体上的管芯。
[0019]第一组触点可以具有比第二组触点小的间距。该多个多层薄膜电容器被布置在第一组触点与该多个导电通孔之间。该系统还可包括形成在该多个导电通孔与第二组触点之间的第二多个多层薄膜电容器。该多个多层薄膜电容器可以用金属-绝缘体-金属(MIM)配置形成。该多个多层薄膜电容器可包括多个沟槽电容器。该管芯可以是触发器。该系统可进一步包括布置在中介体的第二侧上的基板。该交错图案可以是逐行和/或逐列交错图案中的至少一者。
[0020]在一个或多个实现中，一种制作中介体的方法包括以交错图案提供多个功率端子和接地端子。该方法还包括将多个导电通孔耦合到该多个功率端子和接地端子以形成多个多层薄膜电容器。该方法进一步包括将该交错图案以及该多个导电通孔耦合在第一组触点与第二组触点之间。
[0021]第一组触点可以具有比第二组触点小的间距。该多个多层薄膜电容器可以用金属-绝缘体-金属(MIM)配置形成。该交错图案可以是逐行和/或逐列交错图案。该多个多层薄膜电容器可包括多个沟槽电容器。该多个导电通孔可以是穿玻通孔(TGV)和/或穿硅通孔(TSV)。形成该多个导电通孔可以用陶瓷材料、有机材料、玻璃材料和/或硅来执行。
[0022]在一个或多个实现中，一种计算机可读存储介质包括数据，该数据在由机器访问时使机器执行如本文中所描述的制作中介体的方法。该计算机可读存储介质可以是非瞬态的。
[0023]附图简述
[0024]给出附图以帮助对本发明实施例进行描述，且提供附图仅用于解说实施例而非对其进行限定。
[0025]图1A是常规IC封装的截面表示。
[0026]图1B是图1A中所描绘的IC封装的模拟集总电路模型的示意图。
[0027]图1C是根据本文所描述的技术的一个或多个实现的功率递送网络阻抗模拟的阻抗曲线的图形表示。
[0028]图2示出了根据本文所描述的技术的一个或多个实现的集成电路(IC)的截面表不O
[0029]图3解说了根据本文所描述的技术的一个或多个实现的具有交错功率和接地图案的中介体的俯视图。
[0030]图4示出了根据本文所描述的技术的一个或多个金属-绝缘体-金属(MM)实现的具有交错功率和接地图案的中介体的截面表示。
[0031]图5示出了根据本文所描述的技术的一个或多个金属-绝缘体-金属(MIM)实现的两层中介体的截面表示。