一种半导体器件及其制造方法、电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子
目.ο
【背景技术】
[0002]随着半导体器件特征尺寸的不断减小，用高k介电层/金属栅结构代替传统的氮氧化硅或氧化硅介质层/多晶硅栅结构被视为解决传统的栅结构所面临的问题的主要的甚至是唯一的方法，传统的栅结构所面临的问题主要包括栅漏电、多晶硅损耗以及由薄栅氧化硅介质层所引起的硼穿透。
[0003]对于具有较高工艺节点的CMOS而言，所述高k_金属栅极工艺通常为后栅极工艺，其实施过程为先高k介电层后金属栅极和后高k介电层后金属栅极两种。前者的实施过程包括:在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上层叠的界面层、高k介电层、覆盖层(capping layer)和牺牲栅极材料层构成；在伪栅极结构的两侧形成侧壁结构，之后去除伪栅极结构中的牺牲栅极材料层，在侧壁结构之间留下的沟槽内依次沉积功函数金属层(workfunct1n metal layer)、阻挡层(barrier layer)和浸润层(wettinglayer);进行金属栅极材料(通常为铝)的填充。后者的实施过程包括:在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上层叠的牺牲栅极介电层和牺牲栅极材料层构成；在伪栅极结构的两侧形成侧壁结构，之后去除伪栅极结构中的牺牲栅极介电层和牺牲栅极材料层，在侧壁结构之间留下的沟槽内依次沉积界面层、高k介电层、覆盖层、功函数金属层、阻挡层和浸润层；进行金属栅极材料(通常为铝)的填充。
[0004]对于先高k介电层后金属栅极的后栅极工艺而言，如图1所示，在半导体衬底100依次沉积高k介电层102、牺牲栅极材料层103和硬掩膜层104之后，通过蚀刻形成伪栅极结构107，然后，在伪栅极结构107的两侧形成偏移间隙壁105和侧墙106。在半导体衬底100中形成有有源区101，位于有源区101之间的是浅沟槽隔离结构(为了简化，图例中未予示出)，由于浅沟槽隔离结构的顶部通常高于半导体衬底100的上表面，因此，通过蚀刻形成伪栅极结构107之后，位于伪栅极结构107最下部的高k介电层102会存在沿牺牲栅极材料层103长度方向的突出部分，偏移间隙壁105和侧墙106并不能完全阻挡该突出部分，后续实施形成嵌入式应力层(例如锗硅层或碳硅层)以及自对准硅化物的工艺时，侧墙106之间露出的浅沟槽隔离结构会有损耗，该突出部分会暴露于工艺气体或溶剂之下，进而受到腐蚀，造成器件的失效。
[0005]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0006]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供形成有隔离结构的半导体衬底，在所述半导体衬底上形成自下而上层叠的高k介电层、牺牲栅极材料层和硬掩膜层；在所述半导体衬底上形成伪栅极结构；回蚀刻露出的所述隔离结构，以形成凹槽；在所述伪栅极结构的两侧依次形成偏移间隙壁和侧墙，所述侧墙的下部覆盖所述凹槽的侧壁部分。
[0007]在一个示例中，所述隔离结构为浅沟槽隔离结构。
[0008]在一个示例中，所述高k介电层的下方形成有界面层，所述高k介电层的上方形成有覆盖层。
[0009]在一个示例中，形成所述伪栅极结构的工艺步骤包括:通过旋涂、曝光、显影工艺在所述硬掩膜层上形成具有所述伪栅极结构的图案的光刻胶层；以所述光刻胶层为掩膜，依次蚀刻所述硬掩膜层、所述牺牲栅极材料层和所述高k介电层，直至露出所述隔离结构的顶部；通过灰化工艺去除所述光刻胶层。
[0010]在一个示例中，采用干法蚀刻或SiCoNi蚀刻实施所述回蚀刻。
[0011]在一个示例中，所述干法蚀刻的工艺参数包括:压力4mTorr-1OOmTorr,功率100W-1500W，蚀刻源气体为 CFx，流量 lOsccm-lOOOsccm，载气为 He、Ar 或 N2。
[0012]在一个示例中，所述SiCoNi蚀刻的工艺参数包括:压力0.5Torr-5Torr，功率5W-200W，蚀刻源气体为NH3、NF3或者二者的组合，流量50sccm-500sccm。
[0013]在一个示例中，形成所述侧墙之后，还包括:在所述半导体衬底上形成层间绝缘层，以覆盖所述伪栅极结构以及所述侧墙；对所述层间绝缘层实施化学机械研磨以露出所述伪栅极结构的顶部；去除所述伪栅极结构中的牺牲栅极材料层，得到栅沟槽；在所述栅沟槽内形成金属栅极结构。
[0014]在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
[0015]在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
[0016]根据本发明，所述侧墙的下部可以完全遮挡所述高k介电层的突出部分，实施后续工艺时隔离结构的损耗不会造成所述突出部分的暴露。
【附图说明】
[0017]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0018]附图中:
[0019]图1为实施现有的先高k介电层后金属栅极的后栅极工艺形成伪栅极结构以及位于伪栅极结构两侧的偏移间隙壁和侧墙后得到的沿伪栅极长度方向的器件示意性剖面图；
[0020]图2A-图2D为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的沿伪栅极长度方向的器件示意性剖面图；
[0021]图3为根据本发明示例性实施例一的方法依次实施的步骤的流程图。
【具体实施方式】
[0022]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0023]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0024]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0025][示例性实施例一]
[0026]参照图2A-图2D，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的沿伪栅极长度方向的器件示意性剖面图。
[0027]首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。在半导体衬底200中形成有有源区201，有源区201之间形成有隔离结构，为了简化，图示中予以省略。作为示例，在本实施例中，隔离结构为浅沟槽隔离结构。
[0028]接下来，在半导体衬底200上形成自下而上层叠的高k介电层202、牺牲栅极材料层203和硬掩膜层204。高k介电层202的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等,特别优选的是氧化铪、氧化锆或氧化铝。牺牲栅极材料层203的材料包括多晶硅。硬掩膜层204的材料包括氮化硅。需要说明的是，高k介电层202的下方可以形成界面层，形成界面层的作用是改善高k介电层202与半导体衬底200之间的界面特性，界面层的材料包括硅氧化物(S1x);高1^介电层202的上方可以形成覆盖层(capping layer)，形成覆盖层的作用是抑制后续形成的金属栅极结构中的金属栅极材料(通常为铝)向高k介电层202中的扩散，覆盖层的材料包括氮化钛或氮化钽。高k介电层202、牺牲栅极材料层203和硬掩膜层204的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。