一种cmos器件抗单粒子闭锁的加固方法
【技术领域】
[0001] 本发明涉及一种CMOS器件抗单粒子闭锁的加固方法，尤其适用于商用CMOS器件抗 单粒子闭锁的加固。 技术背景
[0002] 小卫星作为当前航天领域的一个重要研究方向，对于国防建设具有重大意义。为 了降低研发成本、减轻质量以及缩短研发周期，在小卫星中采用商用CMOS器件是航天技术 新的发展方向。
[0003] 商用CMOS器件是指能够从市场上直接购买得到的现货器件，包含两层意思：一是 指产品的级别是商业级或工业级，以区别于军用级和宇航级;二是产品有现货供应，不需要 专门定制。目前，发达国家对于军用级和宇航级器件实行出口限制，而商用现货器件的引进 相对比较宽松。而且商用器件的生产厂家多，选择余地大。一般的军用级、宇航级抗辐照器 件的成本为1000到10000美元，而商用CMOS器件的成本为1到100美元。因此，小卫星上采用 商用CMOS器件会大大降低研发升本，缩短研发周期。
[0004] 由于未采用专门的加固措施，商用CMOS器件自身抗辐射能力弱于军用级和宇航级 器件。可以预见的是，当采用商用CMOS器件的小卫星放在宇宙空间辐射环境中，就会受到辐 射效应的影响产生性能退化甚至损伤。
[0005] 单粒子闭锁（Single Event Latchup，SEL)是宇宙空间福射环境对电子器件产生 的辐射效应之一，它能在极短的时间内对硬件造成永久性的破坏，危害极大，因此宇航用电 子器件是应该完全避免发生单粒子闭锁效应的。目前，行业规定小卫星上使用的器件抗单 粒子闭锁的LET(Linear Energy Transfer)阈值应不低于75MeV · cm2/mg。这也就为商用 CMOS器件在小卫星上的使用提出了更高的加固要求。
[0006] CMOS器件内部寄生的P-N-P-N四层结构如图1所示，类似于晶闸管结构。其中竖向 的PNP管中，P+源极(接VDD)作为发射极E、N阱作为基极B、P型外延层作为集电极C;横向的 NPN管中，N+源极作为发射极E、P型外延层作为基极B、N阱作为集电极C。
[0007] 这种结构可以等效为两个三极管(PNP和NPN)正反馈连接如图2所示，在遭受重离 子轰击时，半导体芯片内会产生大量的电子-空穴对，这些电子-空穴对在外电场和内建电 场的共同作用下漂移或扩散，从而形成电流。这些电流流过P阱电阻Rp时如果产生足够大的 压降，就会使寄生NPN晶体管的基极-发射极导通，使NPN管进入放大模式，同时NPN管的导通 会使得有电流流过N阱电阻Rn，同样产生压降导致竖向的PNP管基极-发射极也正向偏置开 启，这样PNP管也进入放大模式。PNP管的导通也使得流过R p的电流增加，使得NPN管进一步 导通。如此循环，最终导致两个寄生晶体管都饱和，在电源和地之间产生就会构成一个低阻 通道，形成足以维持下去的大电流，这就是单粒子闭锁现象。在这种状态下，由于电流升高 导致芯片温度急剧升高，进而会导致器件烧毁。
[0008] CMOS器件形成闭锁的必要条件如下：
[0009] (1)寄生NPN和PNP双极晶体管的电流增益乘积，即βηρη · βρηρ> 1。
[0010] (2)P-N-P-N四层结构处于正向偏压，并使寄生的NPN或PNP晶体管的发射极-基极 处于正向偏压从而引起寄生晶体管导通。
[0011] (3)电源能向P-N-P-N四层结构提供的电流大于维持电流Ih。
[0012] 目前解决单粒子闭锁效应的方法大多是从闭锁条件中第三个条件出发，也就是限 制电源提供的电流。限制电流有两种方法:第一种是引入限流电阻，这种加固方法虽然可以 在一定程度上避免闭锁，但是会产生额外的分压，也会增加电路功耗，这在许多器件中是不 被允许的；另外一种是采用恒流源，也就是直接限定流入器件的电流，这种方法可以在一定 程度上避免单粒子闭锁效应，但是当器件的工作电流大于闭锁维持电流时就起不到作用 了。
[0013]专利申请号CN200710118543.3，名称为"一种板级单粒子闭锁故障自动检测与解 除电路"中采用的通过电压比较器识别闭锁故障，切断全部电源供电通路，直到闭锁效应解 除再重新上电。专利申请号CN201410026106.9，名称为"一种可恢复式抗单粒子闭锁电源接 口电路"采用的也是外部保护电路，当负载发生单粒子闭锁现象时，对负载电路断电保护， 然后根据负载设备闭锁故障解除时间配置断电时间。这种两种方法可以有效避免闭锁效应 的维持，但是断电上电对器件造成的功能影响是不能忽略的，因此方法适用于效应研究阶 段。
[0014] 专利申请号CN201410126616.3,名称为"一种抗单粒子闭锁效应的标准单元设计 方法"则是采用重新设计电路版图添加保护带，改变工艺参数来进行抗单粒子闭锁效应加 固。这种方案适用于版图设计，工艺步骤都能改变的器件上，而这恰恰是商用CMOS器件所不 具备的条件。因此，不适用于商用CMOS器件。
【发明内容】
[0015] 本发明成功的提出一种在不改变器件版图设计，不增加外围保护电路，不改变生 产工艺步骤的前提下利用实验的方法抑制CMOS器件单粒子闭锁的加固方法。
[0016] 本发明的技术解决方案是：
[0017] 本发明提供的一种CMOS器件抗单粒子闭锁的加固方法，其特殊之处在于：
[0018] 对CMOS器件进行中子辐照，通过中子辐照引入位移损伤，使器件CMOS反相器内部 寄生双极晶体管的电流增益降低到不致发生P-N-P-N闭锁。
[0019] 上述中子辐照注量的确定按照以下步骤进行：
[0020] 1)选择待加固的CMOS器件样本，对器件样本进行全参数测试，得到器件样本的各 项性能指标参数作为参考标准；
[0021] 2)选择等效IMeV中子注量为I X IO1Vcm2~I X IO1Vcm2之间的多个注量值；
[0022] 3)选择多个待加固的CMOS器件样本，分别在步骤2)的中子注量下进行预辐照实 验；
[0023] 4)对经过预辐照实验后的多个待加固的CMOS器件样本也进行全参数测试，去除掉 性能指标和步骤1)所测的参考标准不一致的器件；
[0024] 5)对中子预辐照后功能完好的器件以及未经中子预辐照的样本分别进行相同重 离子辐照环境下的单粒子闭锁实验，得到不同中子注量辐照前后的闭锁截面曲线；
[0025] 6)对闭锁截面曲线进行分析，得到满足加固要求条件下的"最小中子注量"，并将 之作为该CMOS器件的加固标准中子辐照注量。
[0026] 本发明与现有技术相比，主要的技术优点体现在：
[0027] 1、本发明提出的中子预辐照的加固方案，使得商用CMOS器件可取代军用级和宇航 级CMOS器件，不仅降低了成本，也为军用级、宇航级抗辐照器件提供了更大的选择范围，避 开了发达国家对于军用级和宇航级器件实行的出口限制。
[0028] 2、本发明采用的加固方法是一种外部加固方法，不增加生产器件的工艺步骤，不 用针对单粒子闭锁效应重新设计器件版图，不增加原有系统的复杂性。因此，不会改变器件 的固有尺寸，也不会增加外围电路。可见，这种方法对于商用CMOS器件来说是非常适合的。
[0029] 3、本发明采用的加固方法步骤简单，在得到对应商用CMOS器件的"最佳中子注量" 后就可以对器件直接进行中子辐照处理，这就缩短了小卫星内部电子器件的研发周期，降 低了研发成本。
[0030] 4、本发明采用的加固方法对商用CMOS器件的电学特性影响小。现代商用CMOS器件 的抗中子辐照能力较强，能满足中子预辐照的加固要求，这就为本加固方法提供可行性保 证。
[0031] 5、本发明所涉及的中子、重离子实验设备在国内的应用已经比较成熟，这就为本 发明所提出的加固措施提供了有力保证。
【附图说明】
[0032]图1是典型的CMOS器件发生单粒子闭锁的原理图；
[0033]图2是典型的CMOS器件发生单