连接有负电容的多栅FinFET及其制造方法及电子设备的制造方法
【技术领域】
[0001]本公开涉及半导体技术，更具体地，涉及一种多栅鳍式场效应晶体管(FinFET)及其制造方法及包括该FinFET的电子设备，其中该多栅FinFET的栅极之一与负电容连接。
【背景技术】
[0002]亚阈值摆幅(Sub-threshold Swing，SS)是金属氧化物半导体场效应晶体管(MOSFET)的一项重要性能参数，其大于零，且希望其越小越好。目前，在室温条件下SS的极限值约为60mV/dec，且难以随着器件尺寸的缩小而降低。期望能够实现更小的SS，以改善器件性能。
【发明内容】
[0003]本公开的目的至少部分地在于提供一种具有多个栅极且其中一个栅极连接有负电容的鳍式场效应晶体管(FinFET)及其制造方法以及包括该FinFET的电子设备。
[0004]根据本公开的一个方面，提供了一种FinFET，包括:在衬底上沿第一方向延伸的鳍;在衬底上鳍的第一侧沿与第一方向相交的第二方向延伸从而与鳍相交的第一栅;在衬底上鳍的与第一侧相对的第二侧沿第二方向延伸从而与鳍相交且与第一栅相对的第二栅；以及在金属化叠层中形成且连接到第二栅的负电容器。
[0005]根据本公开的另一方面，提供了一种电子设备，包括上述FinFET形成的集成电路。
[0006]根据本公开的再一方面，提供了一种制造FinFET的方法，包括:在衬底上形成沿第一方向延伸的鳍;在衬底上鳍的第一侧和第二侧分别形成沿与第一方向相交的第二方向延伸且与鳍相交的第一栅以及与第一栅相对的第二栅；以及在金属化叠层中形成与第二栅连接的负电容器。
[0007]根据本公开的实施例，可以对FinFET (例如，体FinFET或SOI FinFET)形成分离的第一栅和第二栅，在第二栅上可以连接有负电容器。通过这种负电容器，可以使得在第二栅处总的电容为负值，从而可以有效降低亚阈值摆幅(SS)。另一方面，第一栅可以不连接负电容器。通过第一栅，可以有效降低关断电流。
【附图说明】
[0008]通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0009]图1是示出了根据本公开实施例的鳍式场效应晶体管(FinFET)的示意电路图；
[0010]图2(a)-2(q)是示出了根据本公开实施例的制造FinFET的流程中部分阶段的截面图；
[0011]图3(a)-3(m)是示出了根据本公开另一实施例的制造FinFET的流程中部分阶段的截面图。
【具体实施方式】
[0012]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0013]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0014]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0015]图1是示出了根据本公开实施例的鳍式场效应晶体管(FinFET)的示意电路图。
[0016]如图1所示，根据该实施例的FinFET100包括第一栅(Gl)、第二栅(G2)、源极(S)和漏极(D)。在此，FinFET 100形成为多栅结构，例如第一栅Gl可以是控制栅，第二栅G2可以是背栅，反之亦然。根据本公开的实施例，FinFET 100可以包括在衬底上沿第一方向延伸的鳍，第一栅Gl和第二栅G2可以沿与第一方向相交的第二方向延伸，以便与鳍相交。第一栅和第二栅彼此相对，且均可以影响鳍中形成的沟道区。源区S和漏区D可以形成在沟道区两侧，例如形成于鳍的端部或者形成于在鳍的端部上外延的另外半导体层中。在此，第一栅和第二栅可以在第二方向上实质上对准，且彼此分隔开(例如，通过之间的鳍以及可选地还通过鳍顶部的电介质层)。
[0017]根据本公开的实施例，第一栅Gl和第二栅G2可以具有实质上相同的叠层配置。例如，第一栅Gl和第二栅G2各自均可以包括栅介质和栅电极层的叠层(例如，高K/金属栅叠层)。根据实施例，栅介质和栅电极层之间可以插入功函数调节层。
[0018]如本领域技术人员所知，第一栅Gl(特别是由于其中的栅介质层)将导致第一栅电容，在此以匕来表示；同样，第二栅(特别是由于其中的栅介质层)将导致第二栅电容1031，在此以C来表示。这种第一栅电容Cg和第二栅电容C是器件固有的电容。
[0019]根据本公开的实施例，可以在第二栅G2上串联连接负电容器1033。因此，负电容器1033表现为与第二栅电容1031相串联。一般地，电容器包括极板-电介质层-极板的配置，电介质层可以储存电荷。常规的电容器呈“正”电容特性，即，当电介质层储存的电荷增多时，两个极板间的电压增大。在本公开中，将这种电介质层称作常规电介质层，或者直接简称为电介质层，这与该术语在本领域的常规含义相同。与此不同，某些材料在一定状态下，可以呈现“负”电容特性，即，随着其中储存的电荷增多，极板间的电压反而表现为降低。这种材料称作“负电容材料”。例如，某些铁电材料(例如含Zr、Ba或Sr的材料，如HfZrO2、BaT13、KH2PO4或NBT或其任意组合等)在到达某一临界电场时，可发生极化现象。极化使得大量的束缚电荷瞬间积累在材料的表面，使铁电材料两端的电压减小。
[0020]由于串联关系，第二栅G2处的总电容Ct可以表示为:
[0021]Ct= I Cn I C/( I Cn 1-c),
[0022]其中，C是第二栅电容1031的电容值，Cn是负电容器1033的电容值(如上所述，为负值)，I Cn I表示Cn的绝对值。
[0023]如果第一栅Gl是控制栅(此时，第二栅G2可以是背栅)，则亚阈值摆幅(SS)可以表示为:
[0024]SS ? 60(l+Ct/Cg)mV/deco
[0025]根据上式可以看出，当Ct<0时，可以实现小于60mV/dec的SS。因此，优选地，| Cn | <C。另外，当SS大于零且数值越小时，器件性能越佳。因此，优选地I Ct I近似等于(或者说，略小于)Cg。此时(1/Ct+1/Cg)小于零，故第一栅Gl与第二栅G2之间的总电容小于零，此时晶体管是不稳定的，也即具有电滞性。
[0026]备选地，如果第二栅G2是控制栅(此时，第一栅Gl可以是背栅)，则SS可以表示为:
[0027]SS ? 60(l+Cg/Ct)mV/deco
[0028]根据上式可以看出，当Ct<0时，也可以实现小于60mV/dec的SS。因此，优选地，|Cn<c。同理，当SS大于零且数值越小时，器件性能越佳。因此，优选地I Ct I近似等于(或者说，略大于)Cg。此时(1/Ct+1/Cg)大于零，故第一栅Gl与第二栅G2之间的总电容大于零，此时晶体管是稳定的，没有电滞性，是通常晶体管优先的工作状态。
[0029]根据本公开的实施例，负电容器可以形成为沟槽电容器的形式。在有限的面积中，沟槽电容器可以增大电容器相对的极板面积，并因此增大电容值。例如，可以金属化叠层的一层或多层中形成沟槽，并在沟槽中形成负电容器(例如，通过在沟槽中形成第一导电层-负电容材料层-第二导电层的叠层)。电容器叠层配置中的层可以沿着沟槽的侧壁和底壁延伸。
[0030]各导电层(第一导电层、第二导电层等)可以包括各种合适的导电材料，例如金属、金属氮化物等，或它们的叠层配置。为了更好地与半导体工艺相兼容，导电材料可以包括半导体工艺中用来形成导电接触的材料，例如导电性的扩散阻挡材料如TiN以及金属电极材料如W等。金属电极材料可以形成低欧姆接触，从而适于需要与其他部件形成连接的导电层。另外，为了避免金属电极材料的扩散，可以与之配合使用导电性扩散阻挡材料层。
[0031]这种FinFET可以如下来制造。例如，可以在衬底上形成沿第一方向延伸的鳍。衬底