晶片封装体及其制造方法
【技术领域】
[0001]本发明有关于一种晶片封装技术，特别为有关于一种晶片封装体及其制造方法。
【背景技术】
[0002]晶片封装制程是形成电子产品过程中的重要步骤。晶片封装体除了将晶片保护于其中，使其免受外界环境污染外，还提供晶片内部电子元件与外界的电性连接通路。
[0003]—般的晶片封装体中，通常将导电层与信号接垫的表面接触，以形成外部电性连接的导电路径。
[0004]然而，上述信号接垫与导电层之间的导电性不佳，且结构强度不足，进而影响晶片封装体的品质。
[0005]因此，有必要寻求一种新颖的晶片封装体及其制造方法，其能够解决或改善上述的问题。
【发明内容】
[0006]本发明提供一种晶片封装体，包括:一基底，其具有一第一表面及与其相对的一第二表面;一介电层，设置于基底的第一表面上，其中介电层内包括一导电垫结构；一第一开口，贯穿基底，并露出导电垫结构的一表面;一第二开口，与第一开口连通，且贯穿导电垫结构；以及一重布线层，顺应性设置于第一开口的一侧壁及导电垫结构的表面上，并填入第二开口。
[0007]本发明还提供一种晶片封装体的制造方法，包括:提供一基底，其具有一第一表面及与其相对的一第二表面，基底的第一表面上具有一介电层，其中介电层内包括一导电垫结构;形成一第一开口，第一开口贯穿基底且露出导电垫结构的一表面；以及形成一第二开口，第二开口与第一开口连通，且贯穿导电垫结构；以及在第一开口的一侧壁及导电垫结构的表面上顺应性形成一重布线层，且重布线层填入第二开口。
[0008]本发明不仅能够增加重布线层与导电垫结构的接触面积，还能够增加重布线层与导电垫结构之间的结构强度，因此能够提升晶片封装体的可靠度或品质。
【附图说明】
[0009]图1A至IE是绘示出根据本发明一实施例的晶片封装体的制造方法的剖面示意图。
[0010]图2及3是绘示出根据本发明各种实施例的晶片封装体的剖面示意图。
[0011]其中，附图中符号的简单说明如下:
[0012]100、180:基底；100a、180a:第一表面；100b、180b:第二表面;110:元件区；120:晶片区；130:介电层；140:虚线；160:导电垫结构；160a、160b、160c:导电垫；200:光学元件；220:盖板；240:间隔层；260、380:空腔；280:第一开口； 300:绝缘层；320:第二开口 ;340:重布线层;360:钝化保护层;400:导电结构。
【具体实施方式】
[0013]以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。
[0014]本发明一实施例的晶片封装体可用以封装微机电系统晶片。然其应用不限于此，例如在本发明的晶片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电子元件(electronic components )，例如是有关于光电元件(optoelectronic devices)、微机电系统(Micro Electro Mechanical System，MEMS)、生物辨识元件(b1metric device)、微流体系统(micro fluidic systems)、或利用热、光线、电容及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scale package，WSP)制程对影像感测元件、发光二极管(I ight-emittingd i odes，LEDs )、太阳能电池(so Iar ce 11 s )、射频元件(RF c ir cu i t s )、加速计(accelerators)、陀螺仪(gyroscopes)、指纹辨识器(fingerprint recognit1n device)、微制动器(micro actuators)、表面声波元件(surface acoustic wave devices)、压力感测器(process sensors)或喷墨头(ink printer heads)等半导体晶片进行封装。
[0015]其中上述晶圆级封装制程主要是指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于通过堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(mult1-layerintegrated circuit devices)的晶片封装体。
[0016]请参照图1E，其绘示出根据本发明一实施例的晶片封装体的剖面示意图。为了说明本发明实施例，此处使用背照式(backside illuminat1n，BSI)感测装置作为范例。然而，本发明实施例不限定于任何特定的应用。在本实施例中，晶片封装体包括一基底180、一介电层 130、一第一开口 280、一第二开口 320及一重布线层(redistribut1n layer，RDL)340。基底180具有一第一表面180a及与其相对的一第二表面180b。在一实施例中，基底180可为一硅基底或其他适合的基底。
[0017]介电层130设置于基底180的第一表面180a上，且介电层130内包括一个或一个以上的导电垫结构160。在本实施例中，介电层130可由一层或多层介电材料(例如，二氧化硅、氮化物、氧化物、氮氧化物货其他适合的介电材料)所构成。在一实施例中，导电垫结构160可包括单一导电垫或一个以上垂直堆叠的导电垫，且可由导电材料(例如，铜、铝或其合金)所构成。为简化图式，此处仅以三个垂直堆叠的导电垫160a、160b及160c作为范例说明，且仅绘示出单一介电层130内的两个导电垫结构160作为范例说明。导电垫160a、导电垫160b及导电垫160c可通过介电层130互相绝缘，且通过导电插塞(未绘示)互相电性连接。在本实施例中，导电垫160a、导电垫160b及导电垫160c依序沿着自第二表面180b朝第一表面180a的方向垂直堆叠。
[0018]第一开口 280自基底180的第二表面180b朝第一表面180a延伸而贯穿基底180，并进一步延伸至介电层130内，因而露出导电垫结构160中的导电垫160a的一表面。在一实施例中，第一开口 280的侧壁倾斜于基底180的第一表面180a。在其他实施例中，第一开口 280的侧壁可大致上垂直于基底180的第一表面180a。
[0019]第二开口320自导电垫160a的表面(S卩，第一开口280的底部)延伸而贯穿导电垫结构160中的所有导电垫160a、160b及160c，因而露出导电垫结构160的内部。在一实施例中，第二开口320的侧壁大致上垂直于基底180的第一表面180a。在其他实施例中，第二开口320的侧壁可倾斜于基底180的第一表面180a。在本实施例中，第二开口 320与第一开口 280连通，且第二开口 320的直径小于第一开口 280的直径。
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