一种芯片尺寸等级的感测芯片封装体的制作方法
【技术领域】
[0001]本实用新型是关于一种感测芯片封装体，且特别是有关于一种芯片尺寸等级的感测芯片封装体。
【背景技术】
[0002]具有感测功能的芯片封装体的感测装置在传统的制作过程中容易受到污染或破坏，造成感测装置的效能降低，进而降低芯片封装体的可靠度或质量。此外，为符合电子产品朝向微型化的发展趋势，有关电子产品封装构造中，用以承载半导体芯片的封装基板如何降低厚度，亦为电子产品研发中一项重要的课题。有关封装基板的制作过程中，其于薄形芯片层上制作线路。若封装基板为符合微型化的要求，而选用厚度过薄的封装基板时，不但封装基板的生产作业性不佳，封装基板也易因厚度过薄，而于封装制程受到环境因素影响会产生变形翘曲或损坏，造成产品不良等问题。
[0003]此外，为了使影像感测芯片封装体具有良好的影像质量，影像感测芯片封装体内的感测组件必须与表面的透光盖板间隔一适当距离。为达到此目的，已知的封装技术乃使用一光阻所构成的间隔层(dam or spacer)设置于感测组件与透光盖板之间，以维持感测组件与透光盖板之间的适当距离。然而光阻所构成的间隔层，由于受限于微影技术，其厚度顶多40 μπι，若有灰尘掉落在盖板表面时间，通过灰尘的光线将会扭曲或干涉感侧组件封装体的影像，造成鬼影或反光，且光阻往往具有光敏感特性、易裂化的缺点，使用光阻所构成的间隔层将会降低感测芯片封装体的光学效能与稳定性。
[0004]有鉴于此，为了改善如上所述的缺点，本实用新型乃提出一种新的芯片尺寸等级的(chip scale)感测芯片封装模块，通过在盖板与感测芯片间导入一个由硅、氧化铝、玻璃或陶瓷材料等所构成的厚间隔层，使盖板与感测芯片间维持一更大的距离，增加光线通过掉落在盖板表面的灰尘到达感测组件的距离，进而改善掉落在盖板表面的灰尘所造成的异常影像(例如鬼影)，且硅、氧化铝、玻璃或陶瓷材料等所构成的厚间隔层并无光敏感特性，不会像光阻般易裂化，故可增加感测芯片封装体的光学效能及稳定性。
【实用新型内容】
[0005]本实用新型的一目的是提供一种芯片尺寸等级的感测芯片封装体，包括:一感测芯片，具有相对的一第一上表面与一第一下表面，且包括:一感测组件位于邻近该第一上表面处、及位于该第一上表面且相邻该感测组件的多个导电垫；多个第一贯通孔，位于该第一下表面且露出其所对应的其中之一该等导电垫表面；多个导电结构，设置于该第一下表面；及一重布线层，位于该第一下表面以及该等第一贯通孔内，用以分别连接每一该等导电垫以及每一该等导电结构；一间隔层(spacer)，设置于该感测芯片上，且环绕该感测组件，其中该间隔层具有相对的一第二上表面、一第二下表面及一贯穿该第二上表面与该第二下表面的开口，该开口对应于该感测组件，且该开口的内壁与该感测组件保持一预定的距离山且d>0;以及一第一黏着层，位于该间隔层的该第二下表面与该感测芯片的该第一上表面之间。
[0006]本实用新型的另一目的是提供另一种芯片尺寸等级的感测芯片封装体，包括:一感测芯片，具有相对的一第一上表面与一第一下表面及一第一、第二侧壁，该第一、第二侧壁分别连接该第一上表面以及该第一下表面的相对两侧，该感测芯片包括:一感测组件位于邻近该第一上表面处、及位于该第一上表面且相邻该感测组件的多个导电垫，该第一、第二侧壁分别裸露出其中一该等导电垫的侧边；多个导电结构，设置于该第一下表面；及一重布线层，位于该第一下表面以及该第一、第二侧壁，用以分别连接每一该等导电垫以及每一该等导电结构；一间隔层(spacer)，设置于该感测芯片上且环绕该感测组件，其中该间隔层具有相对的一第二上表面、一第二下表面及一贯穿该第二上表面与该第二下表面的开口，该开口对应于该感测组件，且该开口的内壁与该感测组件间保持一预定的距离d，且d>0;以及一第一黏着层，位于该间隔层的该第二下表面与该感测芯片的该第一上表面之间。
[0007]本实用新型的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体，其中该间隔层的厚度大于该感测芯片的厚度。
[0008]本实用新型的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体，该间隔层的材料选自硅、氮化铝、玻璃或陶瓷，或前述的组合。
[0009]本实用新型的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体，该第一黏着层的材料选自光阻、聚亚酰胺(PI)或环氧树脂，或前述的组合。
[0010]本实用新型的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体，还包括一盖板设置于该间隔层上、及一第二黏着层夹于该盖板与间隔层的该第二上表面之间。
[0011]本实用新型的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体，其中该盖板的材料包括玻璃、蓝宝石、氮化铝或陶瓷材料。
[0012]本实用新型的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体，该第二黏着层的材料选自光阻、聚亚酰胺(PI)、胶带或环氧树脂，或前述的组合。
[0013]本实用新型的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体，其中该导电结构包括焊球、焊接凸块或导电柱。
【附图说明】
[0014]图1A?图1F及图1E’?图1F’显示根据本实用新型实施例一的芯片尺寸等级的感测芯片封装体的剖面制程。
[0015]图2A?图2F显示根据本实用新型实施例二的芯片尺寸等级的感测芯片封装体的剖面制程。
[0016]图3A?图3F显示根据本实用新型实施例三的芯片尺寸等级的感测芯片封装体的剖面制程。
[0017]图4A?图4F及图4E’?图4F’显示根据本实用新型实施例四的芯片尺寸等级的感测芯片封装体的剖面制程。
[0018]图5A?图5F显示根据本实用新型实施例五的芯片尺寸等级的感测芯片封装体的剖面制程。
[0019]图6A?图6F的显示根据本实用新型实施例六的芯片尺寸等级的感测芯片封装体的剖面制程。
[0020]其中，附图中符号的简单说明如下:
[0021]100间隔层
[0022]1a第二上表面
[0023]1b第二下表面
[0024]20凹穴
[0025]20a内壁
[0026]30开口
[0027]30a内壁
[0028]40第二黏着层
[0029]50盖板晶圆
[0030]50’盖板
[0031]100感测组件晶圆
[0032]100’芯片尺寸等级的感测芯片
[0033]10a第一上表面
[0034]10b第一下表面
[0035]110感侧组件
[0036]115导电垫
[0037]120芯片区
[0038]130绝缘层
[0039]135开口
[0040]165第一黏着层
[0041]190第一贯通孔
[0042]200第二贯通孔
[0043]210绝缘层
[0044]220重布线层
[0045]230钝化保护层
[0046]240孔洞
[0047]250导电结构
[0048]260电路板
[0049]260a正面
[0050]260b背面
[0051]290第四贯通孔
[0052]295凹槽(notch)
[0053]295a第一侧壁
[0054]295b第二侧壁
[0055]295c底部
[0056]A?F芯片尺寸等级的感测芯片封装体。
【具体实施方式】
[0057]以下将详细说明本实用新型实施例的制作与使用方式。然而应注意的是，本实用新型提供许多可供应用的实用新型概念，其可以多种特定形式实施。文中所举例讨论的特定实施例仅为制造与使用本实用新型的特定方式，非用以限制本实用新型的范围。
[0058][实施例一]
[0059]以下将配合图式图1A?图1F及图1E’?图1F’，说明根据本实用新型的实施例一的芯片尺寸等级的感测芯片封装体以及其制造方法。
[0060]请先参照图1A及图1B，提供一如图1B所示的轮廓为矩形的感测组件晶圆100，其具有相对的一第一上表面100a、第一下表面100b，且感测组件晶圆100包括多个芯片区120，每一芯片区120在邻近第一上表面10a处形成有一感测组件110、多个位于第一上表面10a上的绝缘层130内且相邻感测组件110的导电垫115及一位于感测组件110上方的绝缘层130表面的光学部件150 (例如棱镜片)。此外，可视需要，选择性地在绝缘层130形成多个裸露出导电垫115的开口 135。接着，提供一如图1A所示的间隔层10，其厚度约为200 μ m，且具有相对的一第二上表面1a及一第二下表面10b，且第二下表面1b形成有多个凹穴20，且每一个凹穴20分别对应于其中一个芯片区120。
[0061]其次，将光阻、聚亚酰胺(PI)或环氧树脂所构成的第一黏着层165涂布于间隔层165的凹穴20以外的第二下表面1b上，然后通过第一黏着层165使得间隔层10的第二下表面1b结合至感测晶圆100的绝缘层130表面。其中，每一个凹穴20分别环绕其所对应的其中一个感测组件110，且每一个凹穴20的内壁20a与其所环绕的感测组件110保持一预定的距离d，且d>0。
[0062]接着，请参照图1C，对感测组件晶圆100的第一下表面10b进行薄化制程(例如