中，
[0070]掺杂缓冲层和沟道层包含相同的化合物半导体材料，以及，
[0071]掺杂缓冲层具有在第一载流子杂质浓度的载流子杂质类型，沟道缓冲层具有在小于第一载流子杂质浓度的第二载流子杂质浓度的载流子杂质类型。
[0072]实施例2.根据实施例1所述的半导体结构，其中，
[0073]高电压阻挡层包含100nm厚的近侧区域，
[0074]与高电压阻挡层的任何其它区域相比，掺杂缓冲层更接近近侧区域，以及，
[0075]近侧区域具有小于5X 115原子/cm3的Fe杂质浓度。
[0076]实施例3.根据实施例1所述的半导体结构，还包括源电极、漏电极和栅电极，其中，晶体管包含沟道层、源电极、漏电极和栅电极。
[0077]实施例4.根据实施例3所述的半导体结构，其中，晶体管是高电压、高电子迀移率晶体管。
[0078]实施例5.根据实施例1所述的半导体结构，其中，相同的化合物半导体材料是II1-V半导体材料。
[0079]实施例6.根据实施例1所述的半导体结构，其中，相同的化合物半导体材料是GaN。
[0080]实施例7.根据实施例1的半导体结构结构，其中，载流子杂质是C，并且，第一载流子杂质浓度为至少I X 119原子/cm3。
[0081 ]实施例8.根据实施例7所述的半导体结构，其中，第二载流子杂质浓度为至多5 X
116原子 / cm3。
[0082]实施例9.根据实施例1所述的半导体结构，其中，半导体结构与除了沟道层的厚度至多为600nm以外相同的另一半导体结构相比，具有更低的垂直泄漏电流。
[0083]实施例10.根据实施例1所述的半导体结构，还包括在沟道层上面的势皇层。
[0084]实施例11.根据实施例10所述的半导体结构，还包括在势皇层上面的氮化硅层。
[0085]实施例12.—种半导体结构，包括:
[0086]衬底；
[0087]在衬底上面的高电压阻挡层；
[0088]在高电压层上面的掺杂缓冲层;和
[0089]在掺杂缓冲层上面的沟道层，
[0090]其中，
[0091]掺杂缓冲层和沟道层包含相同的化合物半导体材料，以及，
[0092]掺杂缓冲层具有在第一载流子杂质浓度的载流子杂质类型，沟道缓冲层具有在小于第一载流子杂质浓度的第二载流子杂质浓度的载流子杂质类型，
[0093]高电压阻挡层、掺杂缓冲层和沟道层中的每一个具有小于5X115原子/cm3的Fe杂质浓度。
[0094]实施例13.—种形成半导体结构的过程，包括:在在衬底上面的高电压阻挡层之上形成掺杂缓冲层;在掺杂缓冲层之上形成沟道层，其中，
[0095]掺杂缓冲层和沟道层包含相同的化合物半导体材料，
[0096]掺杂缓冲层具有在第一载流子杂质浓度的载流子杂质类型，沟道缓冲层具有在小于第一载流子杂质浓度的第二载流子杂质浓度的载流子杂质类型，以及，
[0097]沟道层被形成为至少650nm的厚度。
[0098]实施例14.根据实施例13所述的过程，其中，载流子杂质为C。
[0099]实施例15.根据实施例14所述的过程，其中，通过使用相同的包含金属的前体形成掺杂缓冲层和沟道层，并且，以不同的温度形成掺杂缓冲层和沟道层。
[0100]实施例16.根据实施例14所述的过程，其中，包含金属的前体为Ga(CxH2x+2)3，这里，X是I?3，并且，载流子杂质是从包含金属的前体产生的。
[0101]实施例17.根据实施例13所述的过程，还包括在衬底之上形成高电压阻挡层，其中，高电压阻挡层包含沿与衬底相反的表面的100nm厚的区域，并且，具有小于5 X 115原子/cm3的Fe杂质浓度。
[0102]实施例18.根据实施例17所述的过程，其中，高电压阻挡层可支持跨高电压阻挡层的厚度的至少500V的电压差。
[0103]实施例19.根据实施例18所述的过程，还包括在沟道层之上形成势皇层，其中，势皇层包含 Al(1—x)GaxN，其中，0<χ<1。
[0104]实施例20.根据实施例19所述的过程，还包括在势皇层之上形成氮化硅层。
[0105]注意，不是以上在一般描述或例子中描述的所有活动都是必要的，可能不需要特定活动的一部分，并且，除了描述的那些以外，可以执行一个或更多个其它活动。并且，列出的活动的次序未必是执行它们的次序。
[0106]以上关于特定实施例描述了益处、其它优点和问题解决方案。但是，益处、优点、问题解决方案和可导致任何益处、优点或方案出现或变得明显的任何特征不应被解释为任何或所有权利要求的关键、必要或基本特征。
[0107]这里描述的实施例的说明书和解释是为了提供各种实施例的结构的一般理解。说明书和解释不是用作使用在这里描述的结构或方法的装置和系统的所有要素和特征的详尽和全面描述。各单独的实施例也可在一个单个实施例中组合地提供，并且，相反，也可单独或者以任意的组合提供在单个实施例的情况下简要描述的各种特征。并且，参考在范围中所述的值包含该范围内的每一个值。许多其它的实施例对于本领域技术人员来说可能只有在阅读本说明书之后才显而易见。可以使用并且从本公开导出其它实施例，使得可以在不背离本公开的范围的情况下提出结构替代、逻辑替代或其它变化。因此，本公开要被视为解释性的，而不是限制性的。
【主权项】
1.一种半导体结构，其特征在于包括: 衬底； 在衬底上面的高电压阻挡层； 在高电压层上面的掺杂缓冲层;和 在掺杂缓冲层上面并且具有至少650nm的厚度的沟道层， 其中， 掺杂缓冲层和沟道层包含相同的化合物半导体材料，以及， 掺杂缓冲层具有在第一载流子杂质浓度的载流子杂质类型，沟道缓冲层具有在小于第一载流子杂质浓度的第二载流子杂质浓度的载流子杂质类型。2.根据权利要求1所述的半导体结构，其特征在于， 高电压阻挡层包含100nm厚的近侧区域， 与高电压阻挡层的任何其它区域相比，掺杂缓冲层更接近所述近侧区域，以及， 所述近侧区域具有小于5 X 115原子/cm3的Fe杂质浓度。3.根据权利要求1所述的半导体结构，其特征在于还包括源电极、漏电极和栅电极，其中，晶体管包含沟道层、源电极、漏电极和栅电极。4.根据权利要求3所述的半导体结构，其特征在于，晶体管是高电压、高电子迀移率晶体管。5.根据权利要求1所述的半导体结构，其特征在于，相同的化合物半导体材料是II1-V半导体材料。6.根据权利要求1所述的半导体结构，其特征在于，相同的化合物半导体材料是GaN。7.根据权利要求1所述的半导体结构，其特征在于还包括在沟道层上面的势皇层，和在势皇层上面的氮化硅层。8.根据权利要求1至7中任一项所述的半导体结构，其特征在于，载流子杂质是C，并且，第一载流子杂质浓度为至少I X 119原子/cm3。9.根据权利要求7所述的半导体结构，其特征在于，第二载流子杂质浓度为至多5X 116原子/cm3 ο10.一种半导体结构，其特征在于包括: 衬底； 在衬底上面的高电压阻挡层； 在高电压层上面的掺杂缓冲层;和 在掺杂缓冲层上面的沟道层， 其中， 掺杂缓冲层和沟道层中的每一个为GaN层， 掺杂缓冲层具有在至少I X 119原子/cm3的第一载流子杂质浓度的载流子杂质类型，沟道缓冲层具有在至多5 X 116原子/cm3的第二载流子杂质浓度的载流子杂质类型，以及，高电压阻挡层、掺杂缓冲层和沟道层中的每一个具有小于5X 115原子/cm3的Fe杂质浓度。
【专利摘要】本实用新型涉及包含掺杂缓冲层和沟道层的半导体结构，包括衬底、在衬底上面的高电压阻挡层、在高电压层上面的掺杂缓冲层、和在掺杂缓冲层上面的沟道层，其中掺杂缓冲层和沟道层包含相同的化合物半导体材料，掺杂缓冲层具有在第一载流子杂质浓度的载流子杂质类型，沟道缓冲层具有在小于第一载流子杂质浓度的第二载流子杂质浓度的载流子杂质类型。在实施例中，沟道层具有至少650nm的厚度。在另一实施例中，高电压阻挡层包含与掺杂缓冲层相邻的1000nm厚的近侧区域，并且，近侧区域、掺杂缓冲层和沟道层中的每一个具有小于5×1015原子/cm3的Fe杂质浓度。
【IPC分类】H01L29/778, H01L29/207, H01L29/06
【公开号】CN205264712
【申请号】CN201520849819
【发明人】P·莫恩斯
【申请人】半导体元件工业有限责任公司
【公开日】2016年5月25日
【申请日】2015年10月29日
【公告号】US20160126312