的下电极2013通过导电插塞连接底层金属Ml，上电极2012通过导电插塞连接顶层金属TM。
[0027]本实施中，请参考图2和图3B、3C，所述相变存储器的伪结构包括:设置在所述存储阵列的外围边界并按存储阵列行、列方向排布的伪字线202、伪位线203，以及伪字线202与存储阵列201的位线交叉处的多个伪相变存储单元2020和伪位线203和存储阵列201的字线交叉处的多个伪相变存储单元2030，每个伪相变存储单元均包括上电极、下电极以及位于上下电极之间的相变电阻，同行的伪相变存储单元通过该行的伪字线202串联，同列的伪相变存储单元通过该列的伪位线203串联，即同行的伪相变存储单元串联在所述伪字线和所述半导体衬底200之间，同列的伪相变存储单元串联在所述伪位线和所述半导体衬底200之间。请参考图3B，伪字线处的每个所述伪相变存储单元2020的下电极2023通过多层金属互连结构依次向下互连至半导体衬底200而接地，如图3B中的M3连接M2连接Ml，最终至半导体衬底200。伪字线处的每个所述伪相变存储单元2020的上电极2022通过多层金属互连结构中相应的导电插塞连接顶层金属TM。请参考图3C，伪位线处的每个所述伪相变存储单元2030的下电极2033通过多层金属互连结构依次向下互连至半导体衬底200而接地，如图3B中的M3连接M2连接Ml，最终至半导体衬底200。伪位线处的每个所述伪相变存储单元2030的上电极2032通过多层金属互连结构中相应的导电插塞连接顶层金属TM，相变电阻2031为上电极2032和下电极2033之间。
[0028]需要说明的是，上述描述中，无论是存储阵列的相变存储单元，还是伪结构的伪相变存储单元，其下电极可以是倒T形导电插塞结构，包括其下电极层(bottom electrodelayer)和下电极层与相变电阻之间的底部电极触头结构(bottom electrode contact，BEC)。
[0029]伪结构202、203不仅提高了相变存储器的版图密度，而且伪结构202、203接地设置可以使其伪结构中的伪相变存储单元和存储阵列中的相变存储单元的下电极结构一致，保持了相变存储器的下电极结构整体的完整性(integrality)，大大提高了下电极的器件性會K。
[0030]请参考图4，经试验测试，接地的伪结构可以使得存储阵列边界的行、列上的存储单元的失效数量降低至20以下，相比图1C中的边界的行、列上失效存储单元的四五百的数量，接地的伪结构将存储阵列的边界行列的存储单元的良率提高了几十倍，显然会大大提高相变存储器的良率。
[0031]需要说明的是，在本实用新型的其他实施例中，根据器件设计和性能要求，也可以仅在存储阵列的边界行外围设置至少一行伪结构或者仅在存储阵列的边界列的外围设置至少一列伪结构。
[0032]请参考图2，本实施例还提供一种对应于上述的相变存储器的版图结构，包括存储阵列版图区以及位于所述存储阵列版图区外围的伪结构版图区，所述伪结构版图区中的伪结构均接地。
[0033]其中，集成电路的设计流程，可以分为前端设计和后端设计。其中，版图设计属于后端设计。版图是集成电路物理设计结果，是集成电路设计与制造之间唯一桥梁。无论数字集成电路设计还是模拟/混合集成电路设计，版图设计都是必不可少的环节。通过集成电路版图设计，可以将立体的电路系统变为一个二维的平面图形，再经过工艺加工还原为基于例如硅基或GaAs基等半导体衬底材料的立体结构。因此，版图设计是一个上承电路系统，下接集成电路芯片制造的中间桥梁，其重要性可见一斑。随着芯片规模的不断增大，工艺尺度向更小的尺度发展，设计复杂度也不断提高，版图设计越来越突显出它的重要性，并直接影响着芯片流片是否成功、芯片性能的好坏、芯片的成本以及面市时间等。集成电路版图设包含了集成电路的尺寸、各层拓扑定义等与器件相关的物理信息数据。
[0034]本实施例中，为了提高相变存储器的性能，在相变存储器的版图设计中，在存储阵列版图区的外围设置了接地的伪结构版图区，以改善相变存储器的版图密度，提高形成的相变存储器的良率。其中，相变存储器的版图可以最终制作成四层或六层或八层印刷电路板(PCB)，其存储阵列版图区的存储阵列主要由多个相变存储单元按照阵列排布形成。每个相变存储单元均包括相变材料形成的相变电阻以及位于相变电阻上表面的上电极以及位于相变电阻下表面的下电极，所述上电极连接所述相变存储器的金属互连结构的顶层金属，所述下电极连接所述相变电阻的驱动元件，该驱动元件为选通二极管或晶体管，当驱动元件为晶体管时，其栅极连接所述相变存储器的字线，其漏极连接相应的相变存储单元的漏极。伪结构版图区设置在存储阵列版图区周围主要是为了增加版图密度，并减小制作相变存储器的中间过程中的偏差，例如光刻工艺、刻蚀工艺、沉积工艺、CMP工艺等，使得存储阵列的四周情况大致相当，避免因曝光、刻蚀等工艺偏差而影响到存储阵列图形的尺寸。优选的，伪结构版图的伪结构与存储阵列边界行、列上的结构完全一致。具体地，所述伪结构包括沿所述存储阵列的边界排布的多个伪相变存储单元以及连接所述多个伪相变存储单元的伪字线和伪位线，伪字线和伪位线的结构与存储阵列版图区的字线和位线的结构一致，伪结构中的这些伪相变存储单元沿伪字线呈行排列和沿伪位线呈列排列，每个所述伪相变存储单元的下电极通过多层金属互连结构接地，上电极连接所述多层金属互连结构中的顶层金属，且该多层金属互连结构从存储阵列版图区一直延伸至伪结构版图区，该多层金属互连结构在存储阵列版图区也用于将存储阵列版图区中的相变存储单元的下电极接地，上电极连接至其顶层金属。
[0035]虽然本实施例中以相变存储器为例来说明本实用新型的技术方案，但是本实用新型的技术方案可以直接推广到其他类型的半导体存储器的制造与设计中，例如闪存等，同样也能改善这些半导体存储器的性感。
[0036]显然，本领域的技术人员可以对实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。
【主权项】
1.一种半导体存储装置，其特征在于，包括存储阵列以及位于所述存储阵列外围的伪结构，所述伪结构均接地。2.如权利要求1所述的半导体存储装置，其特征在于，所述伪结构包括接地的伪字线和接地的伪位线中的至少一种。3.如权利要求2所述的半导体存储装置，其特征在于，所述伪结构还包括连接所述伪字线或伪位线的电子元件，所述电子元件包括伪存储单元以及连接所述伪存储单元的场效应管、三极管、电阻或电容。4.如权利要求1所述的半导体存储装置，其特征在于，所述半导体存储装置还包括金属互连结构，所述伪结构通过所述金属互连结构接地。5.如权利要求1所述的半导体存储装置，其特征在于，所述半导体存储装置为相变存储器。6.如权利要求4所述的半导体存储装置，其特征在于，所述存储阵列包括多个阵列排布的相变存储单元，每个相变存储单元均包括相变电阻、位于所述相变电阻上表面的上电极以及位于所述相变电阻下表面的下电极;所述上电极连接所述金属互连结构的顶层金属。7.如权利要求6所述的半导体存储装置，其特征在于，所述存储阵列还包括连接同行排列的相变存储单元的字线以及设置在每个相变存储单元的下电极底部的驱动元件，所述驱动元件为选通二极管或晶体管，当所述驱动元件为晶体管时，所述晶体管的栅极连接所述字线。8.如权利要求6所述的半导体存储装置，其特征在于，所述相变存储器的伪结构包括沿所述存储阵列的边界排布的多个伪相变存储单元，每个所述伪相变存储单元的下电极通过所述金属互连结构接地，上电极连接所述金属互连结构的顶层金属。9.如权利要求6所述的半导体存储装置，其特征在于，所述伪结构还包括连接所述多个伪相变存储单元的伪字线和伪位线，所述多个伪相变存储单元串联在所述存储阵列底部的半导体衬底和所述伪位线之间，或者串联在所述存储阵列底部的半导体衬底和所述伪字线之间。10.—种根据权利要求1至9中任一项所述的半导体存储装置的版图结构，其特征在于，包括存储阵列版图区以及位于所述存储阵列版图区外围的伪结构版图区，所述伪结构版图区中的伪结构均接地。
【专利摘要】本实用新型提供一种半导体存储装置及其版图结构，通过在存储阵列外围使用接地的伪结构来代替现有技术中浮置悬空的伪结构，确保造成存储阵列边界行列的存储单元的工艺参数失配的信号及时传导至地，提高了存储阵列的存储单元之间的匹配性，从而减少了阵列边界行列的失效存储单元的数量，在改善半导体存储装置的版图密度分布的同时，还能大大提高半导体存储装置的良率。
【IPC分类】H01L27/24, H01L23/522
【公开号】CN205335260
【申请号】CN201620066783
【发明人】王蕾
【申请人】中芯国际集成电路制造（天津）有限公司, 中芯国际集成电路制造(上海)有限公司
【公开日】2016年6月22日
【申请日】2016年1月22日