电池保护集成电路以及电路特性设定方法与流程

本发明涉及一种电池保护集成电路以及电路特性设定方法。

背景技术：

以往，已知有保护二次电池的电池保护集成电路(例如，参照专利文献1)。

专利文献1：日本特开2011-239652号公报

技术实现要素：

发明要解决的课题

需要根据二次电池的种类或搭载有电池保护集成电路的产品的种类，定制保护二次电池的电池保护集成电路的电路特性。因此，为了与多个不同的电路特性相对应，针对二次电池或产品的每个种类开发电池保护集成电路的结构时，容易使开发的周期或成本增加。

因此，为了以共同的电路结构对应于多个不同的电路特性，考虑了如下的结构：具备写入用于设定电池保护集成电路的电路特性的特性设定数据等数据的存储器，根据从该存储器读出的数据设定电路特性。根据该结构，通过改变存储在存储器中的数据的内容，能够通过共同的电路结构变更电路特性。例如，将能够设定作为电路特性之一的过充电检测电压(过充电的检测用阈值电压)的数据存储在存储器中的情况下，通过改变该数据，能够通过共同的电路结构变更过充电检测电压的设定电压值。

另一方面，如图1所示，考虑在向电池保护控制电路198输出存储在存储单元160中的数据的情况下，使用对该数据进行锁存的数据锁存电路161。电池保护控制电路198是按照根据从存储单元160读出的数据决定的电池保护规格，控制二次电池的保护动作的电路。使用这样的数据锁存电路161的情况下，需要生成用于控制数据锁存电路161的锁存控制时钟的时钟生成电路162，因此读出数据的读出电路的电路动作变得复杂。此外，通过追加时钟生成电路162，消耗电流和芯片尺寸变大。

图2是表示使用以往的读出电路向电池保护控制电路输出数据的结构的一具体例的图。在以往方式中，通过使用用于控制流过存储单元的电流的时钟1和用于控制锁存电路的时钟2，读出存储在存储单元中的数据。在该方式中，需要生成用于读出数据的时钟1、2，电流在读出数据时瞬时流过。

图3是表示图2的读出电路的动作定时的一例的图。数据的读出在电源启动引起电压上升时被进行，并且在电源电压上升后以一定间隔作为数据恢复而被进行。

因此，本发明的目的是能够抑制消耗电流和芯片尺寸的增大。

用于解决课题的手段

在一方案中，提供一种电池保护集成电路，其具备：

过充电检测电路，其检测二次电池的过充电；

过放电检测电路，其检测所述二次电池的过放电；

过电流检测电路，其检测所述二次电池的过电流；

控制电路，其在检测出所述过充电、所述过放电、所述过电流中的至少一个的异常的情况下，通过控制所述二次电池的充放电来保护所述二次电池；以及

延迟电路，其生成从检测出所述异常到控制所述二次电池的充放电为止的延迟时间，

该电池保护集成电路具有：

存储部，其存储特性设定数据和特性调整数据这两数据，其中，特性设定数据用于设定所述电池保护集成电路的电路特性，特性调整数据用于调整关于所述电池保护集成电路的电路特性的个体差；以及

设定电路，其根据从所述存储部输出的所述两数据，设定所述电路特性，并调整所述个体差，

所述存储部具有所述两数据的比特数以上的、用于互补地存储1比特的非易失性的一对存储单元和通过交叉耦合与所述一对存储单元的输出连接的易失性存储电路的组，

所述存储电路随着所述电池保护集成电路的电源启动时电压的上升，向所述设定电路静态地输出存储在所述存储单元中的所述两数据量的数据。

在另一方案中，提供一种电路特性设定方法，其在电池保护集成电路中，通过从存储部输出用于设定所述电池保护集成电路的电路特性的特性设定数据、用于调整关于所述电池保护集成电路的电路特性的个体差的特性调整数据中的至少一方的数据，通过设定电路进行所述电路特性的设定或所述个体差的调整的方法，其中，电池保护集成电路检测出二次电池的过充电、所述二次电池的过放电、所述二次电池的过电流中的至少一个的异常后，再等待延迟时间的经过后，控制所述二次电池的充放电来保护所述二次电池，

所述存储部具有所述一方的数据的比特数以上的、用于互补地存储1比特的非易失性的一对存储单元和通过交叉耦合与所述一对存储单元的输出连接的易失性存储电路的组，

随着所述电池保护集成电路的电源启动时电压的上升，向所述设定电路静态地输出存储在所述存储单元中的所述一方的数据量的数据。

发明效果

根据一个方式，能够抑制消耗电流和芯片尺寸的增大。

附图说明

图1是表示使用以往的读出电路向电池保护控制电路输出数据的结构的一例的图。

图2是表示使用以往的读出电路向电池保护控制电路输出数据的结构的一具体例的图。

图3是表示图2的读出电路的动作定时的一例的图。

图4是表示具备电池保护集成电路的电池组的一例的结构图。

图5是表示存储部的结构的第一例的图。

图6是表示输出数据电平的确定定时的一例的图。

图7是表示存储部的动作的一例的图。

图8是表示存储部的结构的第二例的图。

图9是表示对图8方式的存储部进行了模型化的电路的一例的图。

图10是表示图8方式的存储部的动作的一例的图。

图11是表示存储部的结构的第三例的图。

图12是表示对图11方式的存储部进行了模型化的电路的一例的图。

图13是表示图11方式的存储部的动作的一例的图。

图14是表示禁止一对存储单元的写入的写入禁止电路的结构的一例的图。

图15是表示写入禁止动作的一例的图。

图16是表示选择电池保护集成电路的电路特性的选择电路的一例的图。

图17是表示产生延迟时间的延迟电路的一例的图。

图18是表示产生延迟时间的延迟电路的一例的图。

符号说明

21 异常检测电路

22 过充电检测电路

27 过放电检测电路

32 放电过电流检测电路

35 充电过电流检测电路

38 短路检测电路

41、45 延迟电路

44 逻辑电路

60 存储部

61 设定电路

62、63 选择晶体管

64、65 存储单元

66 存储电路

80 数据保护电路

98 电池保护控制电路

100 电池组

110 电池保护装置

120 电池保护集成电路

200 二次电池

具体实施方式

以下，按照附图，对本发明的实施方式进行说明。

图4是表示具备电池保护集成电路120的电池组100的一例的结构图。电池组100内置有能够向与负载连接端子5、6连接的未图示的外部负载供给电力的二次电池200、保护二次电池200的电池保护装置110。电池组100可以被内置于外部负载中，也可以被外置。作为外部负载的具体例，可以列举可携带的便携终端装置等。作为便携终端装置的具体例，可以列举便携电话、智能手机、平板式计算机、游戏机、电视机、音乐和影像播放器、照相机等电子设备。

二次电池200可以通过与负载连接端子5、6连接的未图示的充电器进行充电。作为二次电池200的具体例，可以列举锂离子电池和锂聚合物电池等。

电池保护装置110具备负载连接端子5、负载连接端子6以及单元连接端子3、4，是从过电流等中保护与单元连接端子3、4连接的二次电池200的电池保护装置的一例。单元连接端子3经由电源路径8与负载连接端子5连接。单元连接端子4经由电源路径7与负载连接端子6连接。单元连接端子3与二次电池200的正极连接。单元连接端子4与二次电池200的负极连接。

电池保护装置110具备晶体管11、12。晶体管11是能够切断二次电池200的充电路径的充电路径切断部的一例，晶体管12是能够切断二次电池200的放电路径的放电路径切断部的一例。在图示的情况下，晶体管11能够切断二次电池200的充电电流流过的电源路径7，晶体管12能够切断二次电池200的放电电流流过的电源路径7。晶体管11、12是能够切换电源路径7的导通/切断的开关元件，被串联插入到电源路径7中。

晶体管11、12例如是MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)。使晶体管11的寄生二极管的正向与二次电池200的放电方向一致地将晶体管11插入到电源路径7中。使晶体管12的寄生二极管的正向与二次电池200的充电方向一致地将晶体管12插入到电源路径7中。

电池保护装置110也可以具备电容器10、13。将电容器10与晶体管11和晶体管12的串联电路并联接连。电容器13具有与负载连接端子5连接的一端和与负载连接端子6连接的另一端。通过具备电容器10或电容器13，能够提高针对电压变动和外来噪声的容量。

电池保护装置110具备电池保护集成电路120。电池保护集成电路120是以二次电池200为电源动作，并通过控制二次电池200的充放电从过电流等中保护二次电池200的电池保护集成电路的一例。电池保护集成电路120从二次电池200被供电并保护二次电池200。

电池保护集成电路120例如具备电源端子91、接地端子92、电流检测端子95、第1源极端子96、第2源极端子97、漏极端子15以及存储器电源端子14。

电源端子91是经由电阻1与单元连接端子3或电源路径8连接的正极侧电源端子，有时被称为VDD端子。将电源端子91例如连接在一端与电源路径8连接的电阻1的另一端和一端与电源路径7连接的电容器2的另一端的连接点上。将电容器2的一端连接至单元连接端子4和晶体管12之间的电源路径7。

接地端子92是被连接至单元连接端子4和晶体管12之间的电源路径7的负侧电源端子，有时被称为VSS端子。

电流检测端子95是被输入与流过二次电池200的电流对应的检测电压的端子，有时被称为V－端子。将电流检测端子95经由电阻9连接至负载连接端子6和晶体管11之间的电源路径7。

第1源极端子96是与电池保护集成电路120内的放电控制用晶体管12的源极连接的端子，有时被称为S1端子。

第2源极端子97是与电池保护集成电路120内的充电控制用晶体管11的源极连接的端子，有时被称为S2端子。

漏极端子15是从晶体管11的漏极和晶体管12的漏极的连接点引出的端子，有时被称为D端子。漏极端子15是电池保护集成电路120的测试用端子。

存储器电源端子14是存储部60的电源输入端子，有时被称为VPP端子。存储器电源端子14是在决定电池保护集成电路120的规格的甄选测试工序中，输入用于设成向存储部60写入数据的模式或从存储部60读取数据的模式的电压的端子。甄选测试工序是将电池保护集成电路120安装在电池保护装置110的基板之前或安装后的制造工序内的一个工序。在结束了甄选测试工序后，为了防止向存储器60的误写入，如图4所示，将存储器电源端子14连接成与 VSS端子和S1端子等电位。

电池保护集成电路120例如具备存储部60、设定电路61以及电池保护控制电路98。存储部60例如是能够通过向存储器电源端子14输入的写入电压来进行数据的写入的非易失性存储器的一例。作为存储部60的具体例，可以列举OTPROM(One Time Programmable ROM，一次可编程只读存储器)、EEPROM(Electrically Erasable Programmable ROM，电可擦除可编程只读存储器)等。

作为写入到存储部60中的数据，例如可以列举用于设定电池保护集成电路120的电路特性的特性设定数据。设定电路61例如对与从存储部60读出的特性设定数据的内容对应的电池保护特性设定电池保护集成电路120的电路特性。电池保护控制电路98例如是按照通过设定电路61从存储部60读出的特性设定数据来设定的电池保护规格，控制二次电池200的保护动作的保护动作电路。

因此，若向存储部60写入的特性设定数据变化，则能够改变二次电池200的保护动作，因此能够通过共同的电路结构对应多个不同的电路特性。例如，即使二次电池200的种类或搭载电池保护集成电路120的产品的种类不同，也能够使电池保护集成电路120的硬件共同化。

此外，电池保护集成电路120具备能够写入特性设定数据的存储部60，因此例如不需要为了定制电路特性而进行IC芯片的金属配线变更或熔断器的激光微调。其结果，能够降低开发和制造的周期和成本。

图16是表示具有用于选择电池保护集成电路120的电路特性的选择电路61a的设定电路61一例的图。选择电路61a从多个电路特性候补(在图16的情况下，是电路特性1、2)中选择与从存储部60读出的特性设定数据的内容对应的电路特性。设定电路61对由选择电路61a选择出的电路特性设定电池保护集成电路120的电路特性。

在图4中，作为写入到存储部60中的特性设定数据，例如列举了用于设定后述的异常检测电路21的检测特性的数据。

作为用于设定异常检测电路21的检测特性的特性设定数据，例如列举了用于设定后述的放电过电流检测电压Vdet3等过电流检测电压(过电流检测用 的阈值电压)的阈值电压设定数据。例如，设定电路61能够按照从存储部60读出的用于设定过电流检测电压的阈值电压设定数据，来设定过电流检测电压的代表值。因此，通过改变写入到存储部60中的阈值电压设定数据的内容，能够通过共同的电路结构改变过电流检测电压等阈值电压的代表值。

此外，作为用于设定异常检测电路21的检测特性的特性设定数据，例如列举了用于设定后述的放电过电流检测延迟时间tVdet3等延迟时间的延迟时间设定数据。例如，设定电路61能够按照从存储部60读出的延迟时间设定数据，来设定延迟时间的代表值。因此，通过改变写入到存储部60中的延迟时间设定数据的内容，能够通过共同的电路结构改变延迟时间的代表值。

此外，作为写入到存储部60中的数据，例如可以列举用于调整关于电池保护集成电路120的电路特性的电池保护集成电路120间的个体差的特性调整数据。设定电路61例如按照从存储部60读出的特性调整数据的内容，对电池保护集成电路120的电路特性进行微调整。由此，能够抑制关于电池保护集成电路120的电路特性的电池保护集成电路120间的个体差的偏差。

作为写入到存储部60中的特性调整数据，例如列举了用于吸收后述的异常检测电路21的检测特性的个体差的数据。

作为用于吸收异常检测电路21的检测特性的个体差的特性调整数据，例如列举了用于调整后述的放电过电流检测电压Vdet3等过电流检测电压的个体差的阈值电压调整数据。例如，设定电路61按照从存储部60读出的用于调整过电流检测电压的阈值电压调整数据，来对根据从存储部60读出的特性设定数据设定的过电流检测电压的代表值进行微调整。

此外，作为用于调整异常检测电路21的检测特性的个体差的特性调整数据，例如列举了用于调整后述的放电过电流检测延迟时间tVdet3等延迟时间的个体差的延迟时间调整数据。例如，设定电路61能够按照从存储部60读出的延迟时间调整数据，来对根据从存储部60读出的特性设定数据设定的延迟时间的代表值进行微调整。

电池保护控制电路98具备检测二次电池200的电流或电压的异常的异常检测电路21、根据异常检测电路21的异常检测结果来控制晶体管11、12的接通和断开的逻辑电路44。异常检测电路21例如具备过充电检测电路22、过 放电检测电路27、放电过电流检测电路32、充电过电流检测电路35以及短路检测电路38。

逻辑电路44是在检测出过充电、过放电、放电过电流、充电过电流、短路中的至少一个异常的情况下，通过控制二次电池200的充放电来保护二次电池200的控制电路的一例。

例如，电池保护控制电路98进行从过充电中保护二次电池200的动作(过充电保护动作)。例如，过充电检测电路22通过电阻23、24检测电源端子91和接地端子92间的电压，来监视二次电池200的电池电压(单元电压)。过充电检测电路22通过检测根据从存储部60读出的阈值电压设定数据设定的过充电检测电压Vdet1以上的单元电压，作为检测出二次电池200的过充电输出过充电检测信号。通过基准电压26和比较器25进行过充电检测电压Vdet1以上的单元电压的检测和过充电检测信号的输出。

检测出过充电检测信号的逻辑电路44等待根据从存储部60读出的延迟时间设定数据设定的过充电检测延迟时间tVdet1的经过后，执行向晶体管11的栅极输出用于断开晶体管11的低电平的控制信号的过充电保护动作。通过断开晶体管11，不论晶体管12的接通状态和断开状态，能够防止二次电池200被过充电。逻辑电路44通过断开晶体管46并接通晶体管47，来断开晶体管11。

例如，电池保护控制电路98进行从过放电中保护二次电池200的动作(过放电保护动作)。例如，过放电检测电路27通过电阻28、29检测电源端子91和接地端子92间的电压，来监视二次电池200的电池电压(单元电压)。过放电检测电路27通过检测根据从存储部60读出的阈值电压设定数据设定的过放电检测电压Vdet2以上的单元电压，作为检测出二次电池200的过放电输出过放电检测信号。通过基准电压31和比较器30进行过放电检测电压Vdet2以下的单元电压的检测和过放电检测信号的输出。

检测出过放电检测信号的逻辑电路44等待经过根据从存储部60读出的延迟时间设定数据设定的过放电检测延迟时间tVdet2后，执行向晶体管12的栅极输出用于断开晶体管12的低电平的控制信号的过放电保护动作。通过断开晶体管12，不论晶体管11的接通状态和断开状态，都能够防止二次电池200 被过放电。逻辑电路44通过断开晶体管48并接通晶体管49，来断开晶体管12。

例如，电池保护控制电路98进行从放电过电流中保护二次电池200的动作(放电过电流保护动作)。例如，放电过电流检测电路32通过检测电流检测端子95和接地端子92间的电压，来监视负载连接端子6和单元连接端子4间的电压P－。放电过电流检测电路32通过检测根据从存储部60读出的阈值电压设定数据设定的放电过电流检测电压Vdet3以上的电压P－，作为流过负载连接端子6的异常电流而检测出放电过电流，输出放电过电流检测信号。通过基准电压34和比较器33进行放电过电流检测电压Vdet3以上的电压P－的检测和放电过电流检测信号的输出。

检测出放电过电流检测信号的逻辑电路44等待经过根据从存储部60读出的延迟时间设定数据设定的放电过电流检测延迟时间tVdet3后，执行向晶体管12的栅极输出用于断开晶体管12的低电平的控制信号的放电过电流保护动作。通过断开晶体管12，不论晶体管11的接通状态和断开状态，都能够防止向使二次电池200放电的方向流过过电流。

在此，在晶体管12接通的状态下，通过使二次电池200放电的放电电流流过而电压P－上升是因为由晶体管12的接通电阻导致了电压上升。

例如，电池保护控制电路98进行从充电过电流中保护二次电池200的动作(充电过电流保护动作)。例如，充电过电流检测电路35通过检测电流检测端子95和接地端子92间的电压，来监视负载连接端子6和单元连接端子4间的电压P－。充电过电流检测电路35通过检测根据从存储部60读出的阈值电压设定数据设定的充电过电流检测电压Vdet4以下的电压P－，作为流过负载连接端子6的异常电流检测出充电过电流，输出充电过电流检测信号。通过基准电压37和比较器36进行充电过电流检测电压Vdet4以下的电压P－的检测和充电过电流检测信号的输出。

检测出充电过电流检测信号的逻辑电路44等待经过根据从存储部60读出的延迟时间设定数据设定的充电过电流检测延迟时间tVdet4后，执行从充电控制端子93输出用于断开晶体管11的低电平的控制信号的充电过电流保护动作。通过断开晶体管11，不论晶体管12的接通状态和断开状态，都能够防止 向对二次电池200进行充电的方向流过过电流。

在此，在晶体管11接通的状态下，因流过对二次电池200进行充电的充电电流而电压P－下降是因为由晶体管11的接通电阻导致了电压下降。

例如，电池保护控制电路98进行从短路电流中保护二次电池200的动作(短路保护动作)。例如，短路检测电路38通过检测电流检测端子95和接地端子92间的电压，来监视负载连接端子6和单元连接端子4间的电压P－。短路检测电路38通过检测根据从存储部60读出的阈值电压设定数据设定的短路检测电压Vshort以上的电压P－，作为检测出负载连接端子5和负载连接端子6间的短路，输出短路检测信号。通过基准电压40和比较器39进行短路检测电压Vshort以上的电压P－的检测和短路检测信号的输出。

短路检测信号被输入到延迟电路41开始起经过短路检测延迟时间tshort后，从延迟电路41输出。短路检测延迟时间tshort是根据从存储部60读出的延迟时间设定数据设定的时间。

经由延迟电路41检测出短路检测信号的逻辑电路44执行向晶体管12的栅极输出用于断开晶体管12的低电平的控制信号的短路保护动作。通过断开晶体管12，不论晶体管11的接通状态和断开状态，都能够防止向使二次电池200进行放电的方向流过短路电流。

预先将用于设定过充电检测电压Vdet1、过放电检测电压Vdet2、放电过电流检测电压Vdet3、充电过电流检测电压Vdet4、短路检测电压Vshort等阈值电压的阈值电压设定数据写入到存储部60中。

例如，设定电路61根据从存储部60读出并输出的过充电检测电压Vdet1的阈值电压设定数据，来变更电阻23的电阻值和电阻24的电阻值的至少一方。由此，设定电路61能够将过充电检测电压Vdet1设定成根据过充电检测电压Vdet1的阈值电压设定数据所决定的电压值。此外，设定电路61根据从存储部60读出并输出的过充电检测电压Vdet1的阈值电压调整数据，来对电阻23的电阻值和电阻24的电阻值的至少一方进行微调整。由此，设定电路61能够将根据过充电检测电压Vdet1的阈值电压设定数据设定的过充电检测电压Vdet1调整成由过充电检测电压Vdet1的阈值电压调整数据决定的电压值。对于过放电检测电压Vdet2的设定也是相同的。

例如，设定电路61能够根据从存储部60读出的放电过电流检测电压Vdet3的阈值电压设定数据，来变更基准电压34的电压值。由此，设定电路61能够将放电过电流检测电压Vdet3设定成根据放电过电流检测电压Vdet3的阈值电压设定数据所决定的电压值。此外，设定电路61能够根据从存储部60读出并输出的放电过电流检测电压Vdet3的阈值电压调整数据，来对基准电压34的电压值进行微调整。由此，设定电路61能够将根据放电过电流检测电压Vdet3的阈值电压设定数据设定的放电过电流检测电压Vdet3调整成由放电过电流检测电压Vdet3的阈值电压调整数据决定的电压值。对于充电过电流检测电压Vdet4、短路检测电压Vshort等阈值电压的设定也是相同的。

预先将用于设定过充电检测延迟时间tVdet1、过放电检测延迟时间tVdet2、放电过电流检测延迟时间tVdet3、充电过电流检测延迟时间tVdet4、短路检测延迟时间tshort等延迟时间的延迟时间设定数据写入到存储部60中。

例如如图17所示，设定电路61具有：选择电路61b，其根据从存储部60读出并输出的过充电检测延迟时间tVdet1的延迟时间设定数据，来选择由延迟电路45的计数器42生成的延迟时间。由此，设定电路61能够将过充电检测延迟时间tVdet1设定成根据过充电检测延迟时间tVdet1的延迟时间设定数据决定的电压值。因此，延迟电路45能够生成由设定电路61的选择电路61b选择的过充电检测延迟时间tVdet1。另外，过充电检测延迟时间tVdet1是通过过充电检测电路22检测出过充电后到断开晶体管11为止的延迟时间。

对于过放电检测延迟时间tVdet2、放电过电流检测延迟时间tVdet3、充电过电流检测延迟时间tVdet4等延迟时间的设定也是相同的。

延迟电路45具有计数器42和振荡器43。计数器42例如具有串联连接了多个触发器的电路，并能够生成多个不同的延迟时间。计数器42按照来自振荡器43的时钟进行动作。

例如如图18所示，设定电路61具有：变更电路61c，其按照从存储部60读出的短路检测延迟时间tshort的延迟时间设定数据，通过一次延迟电路41a的电阻值的调整变更延迟电路41内的一次延迟电路41a的时间常数。由此，设定电路61可以将短路检测延迟时间tshort设定为根据短路检测延迟时间tshort的延迟时间设定数据决定的值。因此，延迟电路41能够生成由设定电路 61的变更电路61c设定的短路检测延迟时间tshort。另外，短路检测延迟时间tshort是通过短路检测电路38检测出短路后到断开晶体管12为止的延迟时间。

这样，电池保护集成电路120内置有电源路径7的一部分的电流路径、一对晶体管11、12、电池保护控制电路98、存储部60以及设定电路61。电池保护集成电路120例如是将这些要素配置在一个封装(例如，树脂密封体)内的电路。

图5是表示存储部60的结构的第一例的图。存储部60对于过充电检测电路22、过放电检测电路27、放电过电流检测电路32、充电过电流检测电路35、短路检测电路38中的至少一个检测电路的检测特性，存储特性设定数据和特性调整数据的至少一方的数据。一个检测电路的检测特性包括过充电检测电压Vdet1、过放电检测电压Vdet2、放电过电流检测电压Vdet3、充电过电流检测电压Vdet4、短路检测电压Vshort中的至少一个检测电压(检测用阈值电压)。

存储部60具有一对存储单元64、65和存储电路66。另外，图5所示的存储部60是存储特性设定数据等数据的1比特量的电路，将多个必要的比特数量的存储部60搭载在电池保护集成电路120上。存储部60具有特性设定数据和特性调整数据的至少一方的数据的比特数量以上的一对存储单元64、65和存储电路66的组。

一对存储单元64、65是互补地存储1比特的非易失性存储元件。即，第一存储单元64和第二存储单元65保持相互反向的值，例如，在第一存储单元64保持“0”的情况下，第二存储单元65保持“1”。

存储部60也可以具有用于选择静态地输出数据的存储单元的一对选择晶体管62、63。将第一选择晶体管62串联连接在第一存储单元64和存储器电源之间，将第二选择晶体管63串联连接在第二存储单元65和存储器电源之间。一对选择晶体管62、63都是P沟道型MOSFET(PMOS晶体管)。

第一选择晶体管62在栅极控制信号接通(激活电平)时被接通，并允许将存储在第一存储单元64中的数据静态地输出至输出节点B。另一方面，第一选择晶体管62在栅极控制信号断开(非激活电平)时被断开，并禁止将存储在第一存储单元64中的数据输出至输出节点B。

第二选择晶体管63在栅极控制信号接通(激活电平)时被接通，并允许 将存储在第二存储单元65中的数据静态地输出至输出节点A。另一方面，第二选择晶体管63在栅极控制信号断开(非激活电平)时被断开，并禁止将存储在第二存储单元65中的数据输出至输出节点A。

在图5的情况下，栅极控制信号接通表示栅极控制信号的电平为低电平，栅极控制信号断开表示栅极控制信号的电平为高电平。

通过设置这样的选择晶体管，能够按照控制栅极信号选择静态地输出数据的存储单元。

栅极控制信号是从存储部60的外部电路供给的信号。栅极控制信号在向存储单元写入数据时成为接通，在写入后，为了从存储单元静态地输出数据而始终固定为接通。

存储电路66是通过交叉耦合与一对存储单元64、65的输出节点A、B连接的易失性存储电路的一例。存储电路66随着电池保护集成电路120的电源端子91的电源电压VDD(参照图4)的上升，将特性设定数据和特性调整数据的至少一方的数据量的在存储单元64、65中存储的数据静态地(即，能够始终读出地)输出至输出节点A、B。在图5的情况下，存储电路66例如在电池保护集成电路120的电源电压VDD上升后，将存储在一对存储单元64、65中的一方的第二存储单元65中的数据静态地输出至设定电路61。

供给到存储电路66的存储器电源的电压随着电源端子91的电源电压VDD的上升而上升，例如是电源电压VDD通过调节器进行降压的调节电压。存储器电源的电压也可以与电源电压VDD相同。

图5示例了存储电路66为交叉锁存电路的情况。交叉锁存电路例如是包含相互交叉地连接的第一导电型第一MOS晶体管和第一导电型第二MOS晶体管的电路。图5的交叉锁存电路包括交叉连接了第一NMOS晶体管68和第二NMOS晶体管70的电路。NMOS晶体管表示N沟道型MOSFET。

将第一NMOS晶体管68串联连接在第一存储单元64和接地端(VSS)之间，将第二NMOS晶体管70串联连接在第二存储单元65和接地端(VSS)之间。将第一NMOS晶体管68的栅极连接至第二存储单元65的漏极和第二NMOS晶体管70的漏极间的输出节点A。将第二NMOS晶体管70的栅极连接至第一存储单元64的漏极和第一NMOS晶体管68的漏极间的输出节点B。

存储部60也可以具备串联连接在第一存储单元64和第一NMOS晶体管68间的第一启动晶体管67、串联连接在第二存储单元65和第二NMOS晶体管70间的第二启动晶体管69。第一启动晶体管67和第二启动晶体管69例如是NMOS晶体管。

第一启动晶体管67和第二启动晶体管69在启动信号CROSS_SW接通(激活电平)时接通，使存储电路66的锁存功能有效化。另一方面，第一启动晶体管67和第二启动晶体管69在启动信号CROSS_SW断开(非激活电平)时断开，使存储电路66的锁存功能有无效化。在图5的情况下，启动信号CROSS_SW接通表示启动信号CROSS_SW的电平为高电平，启动信号CROSS_SW断开表示启动信号CROSS_SW的电平为低电平。

启动信号CROSS_SW是从存储部60的外部电路供给的信号。启动信号CROSS_SW在完成向一对存储单元64、65写入数据后，从断开切换为接通。通过启动信号CROSS_SW的接通存储电路66的锁存功能变为有效，因此存储电路66保持(锁存)写入到一对存储单元64、65中的数据。

通过这样的交叉结构，若一旦完成向一对存储单元64、65写入数据，则即使不使用来自一对存储单元64、65的数据的读出用控制信号，也能够静态地输出一对存储单元64、65的数据。

这样，存储部60具有用于互补地存储数据的非易失性的一对存储单元64、65和通过交叉耦合与一对存储单元64、65的数据连接的易失性存储电路66。根据这样的结构，向一对存储单元64、65写入相互反向的值，由此随着存储器电源启动时电压的上升，通过存储电路66立即锁存存储在一对存储单元64、65中的数据。因此，如图6所示，大致与存储器电源启动时电压的上升的同时，能够迅速地确定从一对存储单元64、65输出的数据是高电平还是低电平。并且，始终输出被存储电路66锁存的数据，因此能够始终进行数据的读出。

图7是表示存储部60的动作的一例的图。说明第一存储单元64为断开状态(数据未写入状态)且第二存储单元65为接通状态(数据写入状态)时的电路动作例。

对于输出节点A，由于第二存储单元65为接通，因此输出与存储器电源相同的高电平数据。此外，输出节点A的电位被输入到栅极的第一NMOS晶 体管68也接通。通过第一NMOS晶体管68的接通以及第一存储单元64的断开，输出节点B成为低电平(接地电平：0V)。输出节点B的电位被输入栅极的二NMOS晶体管70断开。

也就是说，不论存储器电源电压上升后还是第一NMOS晶体管68接通，第一存储单元64为断开，即使第二存储单元65接通，第二NMOS晶体管70为断开，因此能够抑制流过存储部60的穿透电流。

此外，根据本结构，能够实现可以始终继续输出存储单元的数据的静态动作。此外，即使在电源电压上升时，也能够稳定地读出存储单元的数据和存储部60的输出数据。

此外，本电路通过与存储单元串联连接的晶体管实现了静态锁存，因此不需要以往的锁存电路、读出用控制信号，而在设定电路61直接使用电源启动时电压上升后也稳定的存储器数据。因此，能够消除每次读出数据时所产生的电流。此外，不需要追加稳定地进行读出控制的时钟电路等，能够实现使用性的提高、消耗电流和芯片尺寸的减小。

图8是表示存储部60的结构的第二例的图。对于与第一例相同的结构，援引第一例的上述说明。图8的存储电路71是包含对图7的结构追加了一对PMOS晶体管的结构(即，CMOS(Complementary MOS，互补金属氧化物半导体)结构)的电路。

通过将锁存电路采用CMOS结构，根据数据的锁存状态对未写入侧的存储单元电路的电源线进行切断控制，能够防止产生不需要的泄露电流、能够避免未写入存储单元的压力。

存储电路71是包含第一CMOS逆变器和第二CMOS逆变器的电路，其中，第一CMOS逆变器由第一PMOS晶体管Q1和第一NMOS晶体管Q3构成；第二CMOS逆变器由第二PMOS晶体管Q2和第二NMOS晶体管Q4构成。存储电路71通过第一CMOS逆变器和第二CMOS逆变器构成锁存电路。

第一NMOS晶体管Q3是第一导电型第一MOS晶体管的一例，第一PMOS晶体管Q1是第二导通型第一MOS晶体管的一例，第二NMOS晶体管Q4是第一导电型第二MOS晶体管的一例，第二PMOS晶体管Q2是第二导通型第二MOS晶体管的一例。

将第一PMOS晶体管Q1串联地插入连接到第一NMOS晶体管Q3和一对存储单元64、65中的一方的存储单元64间。另一方面，将第二PMOS晶体管Q2串联地插入连接到第二NMOS晶体管Q4和一对存储单元64、65中的另一方的存储单元65间。

在读出来自一对存储单元64、65的数据时，栅极控制信号和启动信号CROSS_SW都是接通状态。在该状态下，参照图9和图10说明存储器电源电压启动引起电压上升时的图8的存储部60的动作。

图9是表示对图8方式的存储部60进行了模型化的电路的一例的图。图10是表示图8方式的存储部60的动作的一例的图。说明第一存储单元64为接通状态(数据写入状态)且第二存储单元65为断开状态(数据未写入状态)时的电路动作例。

在期间T1，第二存储单元65为断开，因此节点G4、G1的电位是不定值(大致为零)。因此，第一PMOS晶体管Q1的栅极-源极间电压(G3－G1)在第一PMOS晶体管Q1的阈值|Vthp(Q1)|以上，因此接通第一PMOS晶体管Q1。

另一方面，在期间T1，第二存储单元65为断开，因此节点G4(第二PMOS晶体管Q2的源极电位)是不定值(大致为零)。因此，第二PMOS晶体管Q2的栅极-源极间电压(G4－G2)不到第二PMOS晶体管Q2的阈值|Vthp(Q2)|，因此第二PMOS晶体管Q2保持断开。

通过第一PMOS晶体管Q1接通，节点G2的电位变化为与存储器电源相同的高电平(期间T2)。节点G2的电位上升时，第二NMOS晶体管Q4接通，节点G1的电位变化为低电平(接地电平)(期间T2)。在该状态下，电路继续稳定(期间T3)。

这样，根据本结构，即使没有读出用控制时钟等，也能够与存储器电源大致同时地确定数据输出。

图11是表示存储部60的结构的第三例的图。对于与第一例和第二例相同的结构，援引第一例和第二的上述说明。图11的存储电路72相对于图8的结构，是变更一对存储单元64、65以及一对选择晶体管62、63中的一个而得的电路。

将第一PMOS晶体管Q1串联地插入连接到存储器电源和一对存储单元64、65中的一方的存储单元64间。另一方面，将第二PMOS晶体管Q2串联地插入连接到存储器电源和一对存储单元64、65中的另一方的存储单元65间。

在读出来自一对存储单元64、65的数据时，栅极控制信号和启动信号CROSS_SW都是接通状态。在该状态下，参照图12和图13说明存储器电源电压上升时的图11的存储部60的动作。

图12是表示对图11方式的存储部60进行了模型化的电路的一例的图。图13是表示图11方式的存储部60的动作的一例的图。说明第一存储单元64为接通状态(数据写入状态)且第二存储单元65为断开状态(数据未写入状态)时的电路动作例。

在期间T11，第二存储单元65断开，因此无法输出与存储器电源相同的高电平，因此节点G1(第一PMOS晶体管Q1的栅极电位)的初始状态保持低电平。因此，第一PMOS晶体管Q1的栅极-源极间电压在第一PMOS晶体管Q1的阈值|Vthp(Q1)|以上，因此第一PMOS晶体管Q1接通。

通过第一PMOS晶体管Q1接通，节点G2的电位从不定值变化为与存储器电源相同的高电平(期间T12)。节点G2的电位上升时，第二NMOS晶体管Q4接通，由此节点G1的电位变化为低电平(接地电平)(期间T2)。在该状态下，电路继续稳定(期间T13)。

这样，根据本结构，即使没有读出用控制时钟等，也能够与存储器电源大致同时地确定数据输出。

图14是表示用于保护写入到一对存储单元64、65中的数据的数据保护电路80的一例的图。存储部60也可以具备写入数据生成电路86、数据保护电路80以及逻辑电路85。数据保护电路80是在写入数据生成电路86向一对存储单元64、65写入数据后，禁止一对存储单元64、65的数据写入的写入禁止电路的一例。接着，参照图14和图15说明数据写入禁止动作的一例。

在向一对存储单元64、65进行数据写入的期间，写入数据生成电路86输出写入数据Wa、Wb，逻辑电路85使允许向一对存储单元64、65写入数据的写入允许信号有效化。通过写入允许信号的有效化，一对开关87、88接通。 由此，将写入数据Wa写入到第一存储单元64中，将写入数据Wb写入到第二存储单元65中。

写入数据由写入数据生成电路被控制，并进行写入。写入数据生成电路86在进行将数据输出设定为高电平时的存储器的写入的情况下，将数据Wa设为高电平，将数据Wb设为低电平。由此，存储单元65接通。另一方面，写入数据生成电路86在进行将数据输出设定为低电平时的存储器的写入的情况下，将数据Wa设为低电平，将数据Wb设为高电平。由此，存储单元64接通。因此，写入到一对存储单元64、65中的数据的电平一定反相。在该状态下，数据保护电路80为非激活状态，写入允许信号为激活状态，存储单元为能够写入状态。

接着，写入数据生成电路86对存储单元完成写入后，数据保护电路用栅极控制信号成为有效，晶体管81接通。并且，逻辑电路85使数据保护电路用写入允许信号有效化，由此晶体管84接通。由此，保护位的存储器82能够进行写入。

保护位的存储器82被写入时，数据保护信号输出存储器电源的电平，保护动作变为有效，逻辑电路85将一对开关87、88固定为断开，由此使所有数据存储器的写入允许信号变为无效。因此，能够防止数据用存储器的再写入和误写入，对数据存储器信息的保护具有效果。

通过向PMOS晶体管的源极施加高电压，向接地端吸引电荷来进行向存储单元的写入。因此，从存储单元向接地端连接的路径，例如一对开关87、88的路径消失时，不能向存储单元写入数据。因此，能够防止向一对存储单元64、65的数据的误写入。

以上，根据实施方式说明了电池保护集成电路，但本发明并不限定于上述实施方式。与其他实施方式的一部分或全部的组合、置换等各种变形和改良也在本发明的范围内。

例如，用于选择静态地输出数据的存储单元的选择晶体管也可以位于存储单元和接地端之间。例如，在图5中，也可以将第一选择晶体管62串联连接至第一存储单元64和输出节点B之间，也可以将第二选择晶体管63串联连接至第二存储单元65和输出节点A之间。