一种级联电池保护电路及其系统的制作方法
【技术领域】
[0001]本发明涉及微电子领域中的集成电路设计技术领域，特别是一种级联电池保护电路及其系统。
【背景技术】
[0002]现有技术中单体锂电池的保护电路已经很成熟，但是对于多节串联的锂电池来讲，组建与其匹配的保护电路有一定的难度。
[0003]在满足电池保护系统的需求情况下，当电池保护系统中需要串联的电池保护芯片单元数目增多时，由于电池总电压的升高，需要通过级联多个电池保护芯片单元作为电池保护系统的电池保护电路。
[0004]在芯片级联时，通常仍会使用上级芯片的充电控制输出和放电控制输出向下级传递保护信息，但是在这两个级联传递的信号通路上会串联两个大电阻用于限制电流大小以节省功耗和保护芯片免受大电流冲击。
[0005]图1为现有技术提供的一种级联电池保护电路示意图。如图1中上级电池保护芯片丽3474(2)的充电控制输出管脚0V串联一个电阻Rsocl2，然后与下级电池保护芯片MM3474
(1)的过充电保护信号输入管脚S0C相连;上级芯片的放电控制输出管脚DCHG串联一个电阻Rsocl2后，与下级芯片的过放电保护信号输入管脚SDC相连。Rsocl2为10ΚΩ。
[0006]然而，在保护芯片的外围电路串联大电阻，使得电池保护电路的成本上升，芯片的集成度也不高。
【发明内容】
[0007]本发明的目的是针对现有技术的缺陷，提供一种级联电池保护电路，去掉现有技术芯片的外围电路串联的两个大电阻;在电池保护芯片上实现芯片的限制电流大小以节省功耗和保护芯片免受大电流冲击。
[0008]本发明第一方面提供一种级联电池保护电路，该电路包括级联的至少两个电池保护芯片电路，每个电池保护芯片模块上设置有充电控制输出管脚0V、放电控制输出管脚DCHG、过充电保护信号输入管脚S0C以及过放电保护信号输入管脚SDC;每个电池保护芯片电路包括充放电控制输出子电路和过充放电保护输入子电路;其中，所述充放电控制输出子电路，接收所述电池保护芯片电路的内部第一控制信号(:_(^此来判断是否上拉所述充电控制输出管脚0V的电平;接收所述电池保护芯片电路的内部第二控制信号D_CTRL来判断是否上拉放电控制输出管脚DCHG的电平;过充放电保护输入子电路，通过所述过充电保护信号输入管脚S0C直接与上级电池保护芯片的所述充电控制输出管脚0V相连形成充电控制输出通路;并通过所述过放电保护信号输入管脚SDC直接与上级电池保护芯片的所述放电控制输出管脚DCHG相连形成放电控制输出通路;所述每个电池保护芯片电路根据所述充电控制输出通路以及所述放电控制输出通路来限制通路上的电流大小。
[0009 ] 优选地，充放电控制输出子电路包括第一 PM0S管MPU 1、第二 PM0S管MPU2、第三PM0S管MPU3、第四PMOS管MPU4、第五PMOS管MPU5以及第六PMOS管MPU6，第一匪OS管MNU1、第二NM0S管MNU2以及第三NM0S管MNU3，第一电阻RU1;其中，第一 PM0S管MPU1分别和第二 PM0S管MPU2、第三PM0S管MPU3以及第四PM0S管MPU4共源共栅，第一 PM0S管MPU1的漏极和栅极与第一NM0S管MNU1的漏极相连，其源极接电源VDD ；第二 PM0S管MPU2的漏极与第一 NM0S管MNU1的栅极以及第二 NM0S管MNU2的漏极相连;第三PM0S管MPU3的漏极与第五PM0S管MPU5的漏极相连;第四PM0S管MPU4的漏极与第六PM0S管MPU6的源极相连；第一匪OS管MNU1的源极与第一电阻RU1的一端以及第二 NM0S管MNU2的栅极相连;第一电阻RU1的另一端接地;第二匪OS管丽U2的源极接地;第五PM0S管MPU5的栅极接收第一控制信号C_CTRL，其漏极与所述充电控制输出管脚0V相连;第六PM0S管MPU6的栅极接收第二控制信号D_CTRL并与第三NM0S管MNU3的栅极相连，其漏极与所述放电控制输出管脚DCHG以及第三NM0S管MNU3的漏极相连;第三NM0S管MNU3的源极接地。
[0010]优选地，第三PM0S管MPU3与所述第一 PM0S管MPU1以及所述第二 PM0S管MPU2为电流镜，且MPU3: MPU2: MPU1比例为K: 1:1，K为预设的大于1的系数;所述第四PM0S管MPU4与所述第一 PM0S管MPU1以及所述第二 PM0S管MPU2为电流镜，且MPU4: MPU2: MPU1比例为K: 1:1，K为预设的大于1的系数。
[0011]优选地，第三PM0S管MPU3可设置于第五PM0S管MPU5和所述充电控制输出管脚0V之间；其中，其栅极与所述第二PM0S管MPU2以及所述第一PM0S管MPU1的栅极相连，其源极与第五PM0S管MPU5的漏极相连，其漏极与充电控制输出管脚0V相连;和/或所述第四PM0S管MPU4可设置于第六PM0S管MPU6和所述放电控制输出管脚DCHG之间；其中，其栅极与所述第二PM0S管MPU2以及所述第一 PM0S管MPU1的栅极相连，其源极与第六PM0S管MPU6的漏极相连，其漏极与所述放电控制输出管脚DCHG相连。
[0012]优选地，可用第二电阻取代第三PM0S管MPU3;其中，第二电阻的一端与所述第一PM0S管MPU1、所述第二 PM0S管MPU2的源极相连，其另一端与所述第五PM0S管MPU5的源极相连；和/或可用第三电阻取代第四PM0S管MPU4;其中，第三电阻的一端与所述第一PM0S管MPU1、所述第二 PM0S管MPU2的源极相连，其另一端与所述第六PM0S管MPU6的源极相连。
[0013]优选地，过充放电保护输入子电路包括第一 PM0S管MPD1、第二 PM0S管MPD2、第三PM0S管MPD3、第四PM0S管MPD4、第五PM0S管MPD5以及第六PM0S管MPD6，第一 NM0S管MND1、第二NM0S管MND2、第三NM0S管MND3、第四NM0S管MND4、第五NM0S管MND5以及第六NM0S管MND6，第一电阻RD1，第一反相器INV1以及第二反相器INV2 ;其中，第一PM0S管MPD1、第二PM0S管MPD2、第四PM0S管MPD4以及第六PM0S管MPD6共源共栅，第一 PM0S管MPD1的源极接电源VDD，其栅极和漏极与第一 NM0S管MND1的漏极相连;第二 PM0S管MPD2的漏极与第一 NM0S管MND1的栅极以及第二 NM0S管MND2的漏极相连;第四PM0S管MPD4的漏极与第四NM0S管MND4的漏极以及第一反相器INV1的输入端相连;第六PM0S管MPD6的漏极与第六NM0S管MND6的漏极以及第二反相器INV2的输出端相连;第三PM0S管MPD3的源极与所述过充电保护信号输入管脚S0C相连，其栅极与第一 PM0S管MPD1的栅极相连，其漏极与第三W0S管MND3的漏极和栅极相连；第五PM0S管MPD5的源极与所述过放电保护信号输入管脚SDC相连，其栅极与第一 PM0S管MPD1的栅极相连，其漏极与第五NM0S管MND5的漏极和栅极相连;第一匪0S管MND1的源极与第一电阻RD1的一端以及第二匪0S管MND2的栅极相连；第一电阻RD1的另一端接地；第二匪0S管MND2的源极接地;第三匪0S管MND3的源极接地，其栅极与第四匪0S管MND4的栅极相连;第四NMOS管MND4的源极接地;第一反相器INV1的电流源接电源VDD，其电流沉接地，其输出UPPER_0V信号;第五NM0S管MND5的源极接地，其栅极与第六NM0S管MND6的栅极相连;第六匪OS管MND6源极接地;第二反相器INV2的电流源接电源VDD，其电流沉接地，其输出UPPER_DCHG信号。
[0014]优选地，第三NM0S管MND3与第四NM0S管MND4为电流镜，且MND3:MND4比例为1:1;第一PM0S管MPD1、第二 PM0S管MPD2以及第四PM0S管MPD4为电流镜，且Mro 1:MPD2: MPD4比例为1:1:M，M为预设的大于1的系数;第五NM0S管MND5与第六NM0S管MND6为电流镜，且MND5:MND6比例为1: 1;第一PM0S管MPD1、第二PM0S管MPD2以及第六PM0S管MPD6为电流镜，且MPD1:MPD2: MPD6比例为1:1: Μ，Μ为预设的大于1的系数。
[0015]优选地，第三PM0S管MPD3以及第五PM0S管MPD5的阈值大于第二 PM0S管MPD2的阈值。
[0016]优选地，所述第一控制信号C_CTRL为高电平时，所述电池保护芯片不上拉充电控制输出管脚0V电平;所述第一控制信号C_CTRL为低电平时，所述电池保护芯片上拉