驱动电路的制作方法

本发明涉及电路领域，具体而言，涉及一种驱动电路。

背景技术：

在纳米级工艺的集成电路中，当进行长线传输(即负载很大的传输)时，往往则会导致反相器的输出信号性能变差，尤其表现在输出信号的传输时间(Transition Time)和电压幅值上，其中，传输时间(Transition Time)可能会产生延迟，而电压幅值的最大值和最小值则可能会减小。

如图1所示，连接至反相器的输出端的用于进行长线传输的线路可以等效为图中方框内的π-RC电路结构。其中，当等效电路中的RC较大时，可以发现输出信号的传输时间(Transition Time)和电压幅值出现了较大偏差，如图2所示。

为了改善反相器的输出信号的性能，在相关技术中，一般采用以下方案：

方案一：通过调节反相器自身的宽长比W/L来改善输出信号的性能，这种方案虽然可以在一定程度上改善输出信号的性能，但是当W/L达到一定值时，无论如何调节都将无法进一步有效改善输出信号的性能。

方案二：如图3所示，在如图1所示的等效电路中插入缓冲器，也即，在用于进行长线传输的线路中插入缓冲器，这种方案与方案一相比，虽然可以在更大程度上改善输出信号的性能，但是这种方案会引入延迟门，并且会增加线路始末两端的延时偏差。

针对相关技术中存在的上述问题，目前尚未提出有效的解决方案。

技术实现要素：

本发明的主要目的在于提供一种驱动电路，以解决相关技术中存在的无法进一步有效改善输出信号的性能的问题。

为了实现上述目的，根据本发明的一个方面，提供了一种驱动电路。该驱动电路包括：逻辑门电路，用于输出驱动信号；信号传输线路，连接至上述逻辑门电路的输出端，用于传输上述驱动信号；以及信号优化部件，与上述信号传输线路并联，用于优化上述逻辑门电路输出的驱动信号，得到优化后的输出信号。

进一步地，上述信号传输线路的等效电路为π-RC等效电路。

进一步地，上述信号传输线路上设置有第一预设传输点和第二预设传输点，上述信号优化部件包括一个信号优化单元，其中，上述一个信号优化单元连接在上述第一预设传输点和上述第二预设传输点之间。

进一步地，上述信号优化单元包括：上升沿信号优化单元，用于在上述逻辑门电路输出的驱动信号的上升沿被触发，并对上述逻辑门电路输出的驱动信号进行优化处理；和/或下降沿信号优化单元，用于在上述逻辑门电路输出的驱动信号的下降沿被触发，并对上述逻辑门电路输出的驱动信号进行优化处理。

进一步地，在上述信号优化单元包括上述上升沿信号优化单元时，上述上升沿信号优化单元包括：第一延时结构、第一采样结构和第一PMOS管和第二PMOS管，其中，上述第一延时结构连接在上述第一采样结构和上述第一PMOS管的栅极之间，上述第一采样结构连接在上述第一延时结构和上述第二PMOS管的栅极之间，上述第一PMOS管的漏极接电源，上述第一PMOS管的源极连接至上述第二PMOS管的漏极，上述第二PMOS管的源极接负载。

进一步地，在上述信号优化单元包括上述下降沿信号优化单元时，上述下降沿信号优化单元包括：第二延时结构、第二采样结构和第一NMOS管和第二NMOS管，其中，上述第二延时结构连接在上述第二采样结构和上述第一NMOS管的栅极之间，上述第二采样结构连接在上述第二延时结构和上述第二NMOS管的栅极之间，上述第一NMOS管的漏极接地，上述第一NMOS管的源极连接至上述第二NMOS管的漏极，上述第二NMOS管的源极接负载。

进一步地，在上述信号优化单元包括上述上升沿信号优化单元和上述下降沿信号优化单元时，上述上升沿信号优化单元包括：第一延时结构、第一采样结构和第一PMOS管和第二PMOS管；上述下降沿信号优化单元包括：第二延时结构、第二采样结构和第一NMOS管和第二NMOS管，其中，上述第一延时结构连接在上述第一采样结构和上述第一PMOS管的栅极之间，上述第一采样结构连接在上述第一延时结构和上述第二PMOS管的栅极之间，上述第一PMOS管的漏极接电源，上述第一PMOS管的源极连接至上述第二PMOS管的漏极，上述第二PMOS管的源极接负载，上述第二延时结构连接在上述第二采样结构和上述第一NMOS管的栅极之间，上述第二采样结构连接在上述第二延时结构和上述第二NMOS管的栅极之间，上述第一NMOS管的漏极接地，上述第一NMOS管的源极连接至上述第二NMOS管的漏极，上述第二NMOS管的源极接上述负载。

进一步地，上述第一延时结构包括偶数个反相器，上述第二延时结构包括偶数个 反相器。

进一步地，上述信号传输线路上设置有第三预设传输点、第四预设传输点、第五预设传输点和第六预设传输点，其中，上述信号优化部件包括：第一信号优化单元，连接在上述第三预设传输点和上述第四预设传输点之间；以及第二信号优化单元，连接在上述第五预设传输点和上述第六预设传输点之间。

进一步地，上述信号优化部件包括：多个信号优化单元，上述多个信号优化单元按顺序依次使能。

通过本发明，采用逻辑门电路，用于输出驱动信号；信号传输线路，连接至逻辑门电路的输出端，用于传输驱动信号；以及信号优化部件，与信号传输线路并联，用于优化逻辑门电路输出的驱动信号，得到优化后的输出信号，解决了相关技术中存在的无法进一步有效改善输出信号的性能的问题，进而达到了更有效地改善反相器的输出信号的性能的效果。

附图说明

构成本申请的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是根据相关技术的驱动电路的等效电路的示意图；

图2是根据相关技术的驱动电路输出信号的波形图；

图3是根据相关技术的改进的驱动电路的等效电路的示意图；

图4是根据本发明实施例的驱动电路的示意图；

图5是根据本发明实施例的Train driver结构的示意图；以及

图6是根据本发明实施例的仿真结果的波形图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于 本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

根据本发明的实施例，提供了一种驱动电路。

图4是根据本发明实施例的驱动电路的示意图。如图4所示，驱动电路包括：逻辑门电路10、信号传输线路20和信号优化部件30。

逻辑门电路10用于输出驱动信号，其中，输出的驱动信号用于驱动负载工作。具体地，在实施时，输入逻辑门电路10可以是与非门、反相器等。例如，在逻辑门电路10为反相器时，输入反相器的输入信号经过反相器的反转之后产生驱动信号，该驱动信号与输入信号在相位上相差180度。

信号传输线路20连接至逻辑门电路10的输出端，用于传输驱动信号。需要说明的是，信号传输线路20根据其本身的尺寸，可以分为长线传输和短线传输，其中，在信号传输线路20的长度大于预设值时，在信号传输线路20上的信号传输为长线传输；反之，则为短线传输。本发明适应于但不限于适应于长线传输，以下本发明以长线传输为例详细阐述本发明。另外，如图4所示，信号传输线路20可以等效为π-RC的等效电路，这样，逻辑门电路10输出的驱动信号经过π-RC电路之后，Transition Time会产生延迟，电压幅值会产生衰减，导致最终输出的驱动信号的性能变差。

信号优化部件30与信号传输线路20并联，用于优化逻辑门电路10输出的驱动信号，得到优化后的输出信号。在实施时，信号优化部件30可以使得Transition Time的延迟减小，以及使得电压幅值的衰减减弱，从而改善最终输出的驱动信号的性能。

通过本发明实施例，由于信号优化部件30可以及时改善最终输出的驱动信号的性能，因此达到了防止逻辑门电路10输出的驱动信号经过长线传输之后性能变差的效果。

优选地，在本发明实施例中，信号传输线路的等效电路为π-RC等效电路，这样，可以根据π-RC等效电路中的RC参数值确定信号优化部件30与信号传输线路20的具体的并联方式及具体并联位置，如图4所示，信号优化部件30可以为Train driver结构的驱动单元，各个Train driver结构可以并联至信号传输线路20的预设位置。

需要说明的是，上述的信号优化部件可以包括一个或者多个信号优化单元，其中，每个信号优化单元可以作为一个Train driver结构，以下分别以信号优化部件包括一个信号优化单元和信号优化部件包括多个信号优化单元为例详细阐述本发明。

例如，在信号优化部件包括一个信号优化单元时，传输线路上设置有第一预设传输点和第二预设传输点，其中，第一预设传输点可以是传输线路的起始端，第二预设传输点可以是传输线路的终止端；或者，第一预设传输点可以是传输线路上的任一点，第二预设传输点可以是传输线路上的任一点。换言之，这个信号优化单元可以与整条传输线路并联，或者与整条传输线路的部分线路并联，其中，无论以何种方式并联，这个信号优化单元都连接在第一预设传输点和第二预设传输点之间。在实施时，可以根据需要驱动的负载的大小、传输线路所等效的RC参数等确定第一预设传输点和第二预设传输点的位置。

优选地，在本发明实施例中，每个信号优化单元均可以包括：上升沿信号优化单元和/或下降沿信号优化单元。上升沿信号优化单元可以用于在逻辑门电路输出的驱动信号的上升沿被触发，并对逻辑门电路输出的驱动信号进行优化处理，也即，在这种方式下，在一个逻辑门电路输出的驱动信号中，只有在上升沿出现时，上升沿信号优化单元才执行驱动信号优化功能；同理，下降沿信号优化单元可以用于在逻辑门电路输出的驱动信号的下降沿被触发，并对逻辑门电路输出的驱动信号进行优化处理，也即，在这种方式下，在一个逻辑门电路输出的驱动信号中，只有在下降沿出现时，下降沿信号优化单元才执行驱动信号优化功能。信号优化单元包括：上升沿信号优化单元和下降沿信号优化单元，这样，在一个逻辑门电路输出的驱动信号中，在上升沿到来时，上升沿信号优化单元执行优化功能，在下降沿到来时，下降沿信号优化单元执行优化功能，也即，在一个逻辑门电路输出的驱动信号中，可以执行两次驱动信号优化功能。

在实施时，在信号优化单元只包括上升沿信号优化单元时，上升沿信号优化单元可以包括：第一延时结构、第一采样结构和第一PMOS管和第二PMOS管，其中，第一延时结构连接在第一采样结构和第一PMOS管的栅极之间，第一采样结构连接在第一延时结构和第二PMOS管的栅极之间，第一PMOS管的漏极接电源，第一PMOS管的源极连接至第二PMOS管的漏极，第二PMOS管的源极接负载。

在实施时，在信号优化单元只包括下降沿信号优化单元时，下降沿信号优化单元可以包括：第二延时结构、第二采样结构和第一NMOS管和第二NMOS管，其中，第二延时结构连接在第二采样结构和第一NMOS管的栅极之间，第二采样结构连接在第二延时结构和第二NMOS管的栅极之间，第一NMOS管的漏极接地，第一NMOS管的源极连接至第二NMOS管的漏极，第二PMOS管的源极接负载。

在实施时，如图5所示，在信号优化单元可以包括上升沿信号优化单元502和下降沿信号优化单元504两者时，上升沿信号优化单元502可以包括：第一延时结构D1、第一采样结构D2和第一PMOS管PMOS1和第二PMOS管PMOS2；并且，下降沿信号优化单元504可以包括：第二延时结构D3、第二采样结构D4和第一NMOS管NMOS1和第二NMOS管NMOS2，其中，第一延时结构D1连接在第一采样结构D2和第一PMOS管PMOS1的栅极之间，第一采样结构D2连接在第一延时结构D1和第二PMOS管PMOS2的栅极之间，第一PMOS管PMOS1的漏极接电源VCC，第一PMOS管PMOS1的源极连接至第二PMOS管PMOS2的漏极，第二PMOS管PMOS2的源极负载，第二延时结构D3连接在第二采样结构D4和第一NMOS管NMOS1的栅极之间，第二采样结构D4连接在第二延时结构D3和第二NMOS管NMOS2的栅极之间，第一NMOS管NMOS1的漏极接电源VCC，也即接地，第一NMOS管NMOS1的源极连接至第二NMOS管NMOS2的漏极，第二NMOS管NMOS2的源极接负载。

需要说明的是，第一采样结构和第二采样结构都可以仅仅包括一个反相器，这样，可以实现信号的快速翻转。

优选地，在本发明实施例中，第一延时结构可以包括偶数个反相器，同理，第二延时结构也可以包括偶数个反相器，这样，可以保证第一延时结构的输入信号和输出信号为同相信号。具体的，第一延时结构中的反相器的数目和第二延时结构中的反相器的数目可以根据具体的优化级别进行确定。

再例如，在信号优化部件包括多个信号优化单元时，以其包括两个信号优化单元为例，信号传输线路上设置有第三预设传输点、第四预设传输点、第五预设传输点和第六预设传输点，其中，信号优化部件包括：第一信号优化单元和第二信号优化单元。第一信号优化单元连接在第三预设传输点和第四预设传输点之间；以及第二信号优化单元，连接在第五预设传输点和第六预设传输点之间。需要说明的是，第三预设传输点、第四预设传输点、第五预设传输点和第六预设传输点在传输线路上的设置规则同前述的第一预设传输点和第二预设传输点设置规则，在此不再赘述。

需要说明的是，在本发明实施例中，在信号优化部件包括多个信号优化单元时，多个信号优化单元可以按顺序依次使能，例如，可以按照各个信号优化单元并联在传输线路上的实际位置依次使能。

在实施时，为了达到改善输出信号的性能的目的，可以根据需要逐级添加驱动单元，即Train driver结构，也即，信号优化单元。其中，所添加的级数以及Train Driver结构的尺寸或者部分结构，均需要根据具体的驱动器的尺寸和所驱动的负载大小的具体情况来确定，每级Train Driver依次使能，进而改善输出信号的性能。

在传输线路的等效电路中逐级添加Train Driver结构，逐级改善输出信号的性能，具体的工作过程如下：首先，添加第一级Train Driver，开始时，Train driver会被作为负载，造成一定程度的延时，但是随着Train Driver被触发，信号就会发生翻转，使Train driver由负载作用变为驱动作用，从而驱动输出信号，改善输出信号的部分性能；然后，如果第一级Train Driver结构的驱动作用有限，则需要再添加第二级Train Driver结构，同理驱动输出信号，并改善输出信号的性能。这样，可以达到一级一级地逐级改善输出信号的性能的效果。其中，Train Driver结构中反相器的数目，可以根据所驱动负载的大小以及逻辑门电路(如，反相器)的尺寸大小进行调节，也即，该种结构中Train Driver结构中反相器链中反相器的数目不是固定不变的，而是可以根据输出要求变化的。

需要说明的是，在本发明实施例中，上述的Train Driver结构主要适应于长线传输，即负载比较大的global线，而不适应于短线传输，否则会因为增加了负载而增大电路延时。另外，如果不考虑浪费面积的因素，上述Train Driver结构可以适应于大多数电路中，不限于某一种工艺水平，针对低纳米工艺更加有效，例如，尤其是低纳米工艺电路中负载比较大的Global信号。另外，本发明不仅适用于SRAM电路，同样适应于其他有此需求的电路信号，在此不作限定。

以40nm process为例进行仿真测试分析可知，本发明的驱动电路，由于添加了train driver结构，虽然在train driver结构被触发之前，会增加少许的延时，但是一旦被触发，train driver结构就会转变为驱动单元，使得输出波形会明显提升，从而使得输出信号的性能明显改善。如图6所示，原本transition time差的波形1，在添加train driver结构后，仿真结果变为波形2，显然transition time得到了明显改善；原本电压幅值和transition time都差的波形3，在添加train driver结构后，仿真结果变为波形4，显然二者均得到了明显改善。通过仿真结果可知，train driver结构可以明显改善无法通过调节逻辑门电路(如，反相器)的宽长比W/L来改善长线输出信号的Transition time和电压幅值。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。