一种高速转换的逐次逼近ADC电路的制作方法

本发明涉及集成电路技术领域，具体涉及一种高速转换的逐次逼近ADC电路。

背景技术：

数据转换器是连接模拟世界和数字世界的桥梁，其广泛应用于电子系统中，比如无线接收机，移动电话，健康医疗电子器件，数字图像处理系统等。大多数这些应用都需要高速低功耗的数据转换器，虽然流水线ADC可以达到很高速度，但是通常功耗较大；传统的逐次逼近寄存器型(SAR)模拟数字转换器(ADC)功耗相对较低，但随着分辨率的提高，转换速度受到限制。

随着CMOS工艺的不断发展，逐次逼近ADC由于大量采用数字电路，功耗可以达到很低，从而再次受到青睐。传统的逐次逼近ADC速度受到限制的原因主要有三个：电容性DAC的数模转换器(DAC)建立时间，比较器判决时间以及数字逻辑电路的延迟时间。

多通道逐次逼近ADC技术可以达到很高的采样速度，功耗也相对较低，但是通道间失配的消除可能导致数字电路较为复杂，无法提高比较器判决时间，达到较高转换速率。

技术实现要素：

本发明基于终端电容复用，采用小电容粗量化来决定高位电容权值的逐次逼近ADC，达到高速采样的同时，电路的功耗相对较低。

本发明提供了一种高速转换的逐次逼近ADC电路，包括：第一电容转换阵列、第二电容转换阵列、第一比较器、第二比较器、SAR控制逻辑、差分信号输入端、第一自举开关和第二自举开关，其中：

所述差分信号输入端并行接入到第一自举开关和自举开关上，并基于SAR控制逻辑控制第一自举开关和第二自举开关的开关，完成输入差分信号采样；

所述第一电容转换阵列和所述第二电容转换阵列包括多个电容，所述多个电容的上极板连接在一起，下极板各自通过一个多路模拟选择开关可连接到多个输入端，所述第一电容转换阵列与第二电容转换阵列具有不同位分辨率；

所述第一电容转换阵列的上级板与第一自举开关连接，并接入到第一比较器；

所述第二电容转换阵列的上级板与第二自举开关连接，并接入到第二比较器；

所述第一比较器与第二比较器将各自接入的电容转换阵列上的两端电压大小进行比较，并将比较结果输出至SAR控制逻辑，并受控SAR控制逻辑完成不同位分辨率的转换；

SAR控制逻辑用于控制着所述第一电容转换阵列和所述第二电容转换阵列中的多路选择开关和所述差分信号输入端连接着的自举开关的开关，完成输入信号采样，并根据所述第一比较器与第二比较器的输出结果，逐次完成模拟信号到数字信号的转换，输出数字码，并控制着不同位分辨率的转换。

所述第一电容转换阵列为5位分辨率的电容转换阵列，基于终端电容复用的合并DAC电容阵列；第二电容转换阵列为10位分辨率的电容转换阵列，基于终端电容复用的合并DAC电容阵列。

所述第一电容转换阵列中的电容比值为4:2:1:1；所述第二电容转换阵列中的电容比值为128:64:32:16:8:4:2:1:1。

所述第一比较器为低功耗比较器。

所述第二比较器为低噪声比较器。

所述多个输入端包括ADC基准参考电压、共模电压以及参考地。

所述共模电压为基准参考电压的一半。

本发明实施通过对单通的逐次逼近ADC结构进行改进，如：改进DAC结构，提高DAC建立速度；重新设计快速的比较器，提高比较器判决时间；优化数字逻辑电路，减小逻辑延迟等，也可以使逐次逼近ADC在中等分辨率(10位)，达到较高转换速率(百兆赫兹以上)。以及通过5位的小电容阵列量化来绝对10位DAC电容阵列中的高5位，可以保障低功耗相对较低的基础上，提高逐次逼近ADC的转换速度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1是本发明实施例中的高速转换的逐次逼近ADC电路原理图；

图2是本发明实施例中的高速转换的逐次逼近ADC电路结构图；

图3是本发明实施例中的10位逐次逼近ADC的工作时序图；

图4是本发明实施例中的SAR逻辑寄存器组的粗量化阶段图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

相应的，图1示出了本发明实施例中的高速转换的逐次逼近ADC电路原理图，该电路包括：第一电容转换阵列、第二电容转换阵列、第一比较器、第二比较器、SAR控制逻辑、差分信号输入端、第一自举开关和第二自举开关，其中：该差分信号输入端并行接入到第一自举开关和自举开关上，并基于SAR控制逻辑控制第一自举开关和第二自举开关的开关，完成输入差分信号采样；该第一电容转换阵列和所述第二电容转换阵列包括多个电容，该多个电容的上极板连接在一起，下极板各自通过一个多路模拟选择开关可连接到多个输入端，该第一电容转换阵列与第二电容转换阵列具有不同位分辨率；该第一电容转换阵列的上级板与第一自举开关连接，并接入到第一比较器；该第二电容转换阵列的上级板与第二自举开关连接，并接入到第二比较器；该第一比较器与第二比较器将各自接入的电容转换阵列上的两端电压大小进行比较，并将比较结果输出至SAR控制逻辑，并受控SAR控制逻辑完成不同位分辨率的转换；该SAR控制逻辑用于控制着第一电容转换阵列和第二电容转换阵列中的多路选择开关和差分信号输入端连接着的自举开关的开关，完成输入信号采样，并根据第一比较器与第二比较器的输出结果，逐次完成模拟信号到数字信号的转换，输出数字码，并控制着不同位分辨率的转换。

具体实施过程中，第一电容转换阵列为5位分辨率的电容转换阵列，基于终端电容复用的合并DAC电容阵列；第二电容转换阵列为10位分辨率的电容转换阵列，基于终端电容复用的合并DAC电容阵列。该第一电容转换阵列中的电容比值为4:2:1:1；第二电容转换阵列中的电容比值为128:64:32:16:8:4:2:1:1。

具体实施过程中，第一比较器采用低功耗比较器，第二比较器采用低噪声比较器。

具体实施过程中，多个输入端包括ADC基准参考电压、共模电压以及参考地，该共模电压为基准参考电压的一半。

具体的，图2示出了本发明实施例中的高速转换的逐次逼近ADC电路结构图，本发明实施例提供的逐次逼近ADC电路，利用两步量化的思想，用基于终端电容复用的小电容阵列量化值，来决定10位电容阵列中的高5位权值，从而显著降低了大电容的建立时间，提高SAR ADC的转换速率。图2为一个10位的逐次逼近ADC，该电路包括5位数模转换功能的电容转换阵列模块DAC1和10位电容阵列模块DAC2、比较器模块CMP1和CMP2、自举采样开关SW1和SW2、状态可变换的SAR控制逻辑SAR Controlling Logic。

图2中DAC1模块采用基于电容终端复用的合并电容DAC结构，最高位电容值为2^5-3C＝4C，对于该5位粗量化DAC结构，电容阵列中C3、C2、C1、C0比值为4:2:1:1。初始时，所有电容下极板接在共模电压Vcm上。采样阶段，自举采样开关闭合，电容阵列上极板完成采样，SAR Controlling Logic控制CMP1工作，而CMP2不工作，比较器CMP1直接对差分输入信号Vip和Vin进行比较，输出MSB1_1值，同时将该值作为模块DAC2的最高位值。若Vip>Vin，则MSB1_1值为1，同时SAR Controlling Logic使比较器正端电容C3对应的下极板从Vcm接到地，比较器负端对应的电容从Vcm接到VREF。若比较器输出仍为1，则Vip-Vin>VREF/2，此时直接对C2电容重复上述操作，否则，Vip-Vin>-VREF/2，此时比较器正端电容C2从Vcm接到VREF，而对应的负端电容从Vcm接到地。依次重复上述操作，直到终端电容前一位。对于终端电容的转换，只需根据比较器输出结果，将一边电容从Vcm接到地，而另一边则保持在Vcm。

每判断一位，SAR ControllingLogic同时控制5位粗量化和10位细量化ADC中电容阵列对应的多路选择开关，将小电容判决值传递给细量化器对应的高位大电容值，同时对相应的大电容进行充/放电，从而大大减小了DAC2模块中大电容的建立时间。当5位粗量化完成时，10位细量化器的高5位也相应得到，前四个大电容也得到了相应的转换。此时，SAR Controlling Logic控制CMP1不工作，使CMP2开始工作，电容阵列从C4电容开始，按基于终端电容复用的合并电容方式依次进行低位判决，最终得到10位输出结果，从而完成了一次完整的模拟数字信号转换。

具体实施过程中，低功耗比较器可以降低电路的功耗，低噪声比较器可以提高ADC的转换精度。

相应的，图3为10位逐次逼近ADC的工作时序图。本发明的前5位转换采用小电容来替代大电容，从而显著改善电容DAC建立时间。MSB直接由输入差分信号经比较器CMP1比较得到，根据最高位代码，SAR逻辑同时控制最高位电容C3和C8，于是C3和C8同时开始建立，C3建立完毕后，C8由于较大，还在继续建立。此时比较器进行第二次判定，根据第二位输出代码，SAR逻辑同时控制C2和C7转换，C2完成转换后，C7由于较大，还在继续建立。重复上述过程，直到C0和C5同时开始建立，必须保证C1和C5在一个时钟周期内完成转换。可以看出在整个小电容的转换过程中，大电容可以持续建立，直到5位粗量化过程中，最后一位电容C0转换完成。故C8可用的转换时间为4T，C7可用的转换时间为3T，C6可用的转换时间为2T，C5可用的转换时间为T。当5位的粗量化完成后，SAR控制逻辑转换为10位SAR逻辑，在此期间，电容C4完成转换，电路按照正常的10位SAR ADC开始转换剩下的低位代码。假设传统的二进制SAR ADC的每一位转换时间为Tcon，那么每一位转换时间至少比最高位电容C8建立时间大，即Tcon>4T，所以本发明的每一位转换时间提高了4倍以上。本发明采用的DAC阵列是基于终端电容复用的合并电容结构，提高了功率效率，而且增加的数字电路功耗比较小，故电路的整体功耗也相对较小。

相应的，图4为逐次逼近ADC中SAR逻辑寄存器组，包括两个寄存器组，一个5位SAR逻辑寄存器组REG1和一个10位的SAR逻辑寄存器组REG2。附图4将对SAR逻辑从5位分辨率变为10位分辨率的过程作进一步详细说明。初始时，REG1和REG2均置零，结合附图3，5位ADC粗量化阶段，使能控制信号控制REG1作为5位的SAR逻辑，通过小电容DAC阵列量化依次得到5位输出码，记为B4～B0，比较器每输出一位数字码，对应的数字码控制对应电容阵列的模拟开关，从而完成电容C3～C0的转换(同时也完成C8～C5的转换)，并将结果写入REG2对应的高5位中。5位ADC量化完成后，10位SAR逻辑中高5位也相应得到，即为B4～B0。此后，经过SAR逻辑变换，即粗量化结束标志信号控制REG1停止工作，同时REG1数据清零，而REG2作为10位SAR逻辑开始进行比较判决。由于高5位数据已经得到，此时将其记为D9～D5，只需完成低5位数据的转换，记为D4～D0，从而快速完成了10位数据转换。

综上，本发明实施例通过对单通的逐次逼近ADC结构进行改进，如：改进DAC结构，提高DAC建立速度；重新设计快速的比较器，提高比较器判决时间；优化数字逻辑电路，减小逻辑延迟等，也可以使逐次逼近ADC在中等分辨率(10位)，达到较高转换速率(百兆赫兹以上)。以及通过5位的小电容阵列量化来绝对10位DAC电容阵列中的高5位，可以保障低功耗相对较低的基础上，提高逐次逼近ADC的转换速度。

以上对本发明实施例所提供的高速转换的逐次逼近ADC电路进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。