A/D转换器的制作方法

本发明涉及包括多个子(sub)A/D转换器的A/D转换器(模拟/数字转换器)。

背景技术：

A/D转换器广泛应用于各种信号处理领域，其转换精度和转换速度是重要的性能指标。近年来，以无线LAN、便携式电话及微波通信等为代表的无线通信的高速化快速发展，要求A/D转换器兼备转换的高精度化和高速化。但是，高精度的A/D转换器的单体的高速化是有限度的。因此，近年来将多个A/D转换器并行化、对各自的采样定时设置相位差、整体上实现转换速度的高速化的时间交织技术受到关注。

时间交织结构的A/D转换器具有N个子A/D转换器(N表示2以上的整数)，实现子A/D转换器的转换速度的N倍的转换速度。在设时间交织A/D转换器整体的转换频率为Fs时，子A/D转换器的转换频率为Fs/N。

但是，在时间交织结构中，在子A/D转换器之间具有DC偏置(offset)误差、表示信号增益的特性差异的信号增益误差、以及采样的定时误差。A/D转换器整体的特性由于这些误差而劣化，这成为时间交织结构的A/D转换器面临的课题。

DC偏置误差例如是由于比较器或者放大器的偏置偏差等产生的。因此，没有信号依存性，在Fs/N*k(k＝0～N)的频率产生寄生信号。并且，由于信号增益误差，在Fs/N*k±Fin(k＝0～N)的频率产生寄生信号。最后，定时误差除了包含时钟的配线路径差异或者各采样时钟电路的偏差，也包含输入信号的配线路径、开关电路或者采样电容的偏差等，在具有输入依存性的Fs/N*k±Fin(k＝0～N)的频率产生寄生信号。

由于这些寄生信号，时间交织A/D转换器的SNDR(Signal-to-Noise plus Distortion Ratio：信噪失真比)特性劣化。在这些误差中，对于采样的定时 误差，在输入信号的频率越高时，由采样的定时误差引起的电压实效噪声越增加，因而促进了A/D转换器的转换精度特性的劣化。

其中，关于DC偏置误差和信号增益误差，开发了在数字域中校正A/D转换后的信号的手段而得到解决。并且，作为定时误差的校正手段，也在研究一边进行信号处理一边在后台进行校正的手法、以及另外设置校正期间在将信号处理停止的状态下进行校正的手法等各种手法。

作为一边进行信号处理一边在后台校正定时误差的手法，研究了除N个子A/D转换器以外，还追加参照A/D转换器进行校正的手法，例如在专利文献1中有所公开。另外，作为进行定时误差的校正的手法，也有仅使用A/D转换器的输出在数字域中校正定时误差的手段。此外，还有将计算定时误差的结果反馈至各采样时钟的相位中在模拟域进行校正的手法，例如在专利文献2中有所公开。

现有技术文献

专利文献

专利文献1：美国专利第8736470号说明书

专利文献2：美国专利申请公开第2006/0279445号说明书

技术实现要素：

发明要解决的问题

本发明的一个方式提供提高定时误差的校正的精度的A/D转换器。

用于解决问题的手段

本发明的一个方式的一种A/D转换器，具有：输入缓冲器，以模拟信号为输入，并将输出模拟信号输出；N个子A/D转换器，包括N个第1采样电路，该N个第1采样电路分别与所述输入缓冲器的输出侧连接，在彼此不同的采样期间进行所述输出模拟信号的采样，其中N为2以上的整数；参照A/D转换器，包括第2采样电路，该第2采样电路与所述输入缓冲器的输出侧连接，在与N个所述第1采样电路中进行校正处理的一个第1采样电路相同的采样期间进行所述输出模拟信号的采样；以及第3采样电路，与所述输入缓冲器的输出侧连接，在与不进行所述校正处理的N-1个第1采样电路相同的采样期间进行所述输出模拟信号的采样。

发明效果

本发明的一个方式的A/D转换器能够提高定时误差校正的精度。

附图说明

图1是表示比较例的时间交织A/D转换器的电路结构的图。

图2是图1的时间交织A/D转换器中使用了参照A/D转换器的校正的时序图。

图3是表示基本的逐次逼近型A/D转换器的电路结构的图。

图4是表示具有本发明的一实施方式的伪采样电路的时间交织A/D转换器的电路结构的图。

图5是表示伪采样电路和伪A/D转换器的结构例的图。

图6是说明伪采样电路的动作的时序图和电路图。

图7是表示伪采样电路的动作的变形例的时序图。

图8是表示伪采样电路的动作的变形例的时序图。

图9A是表示比较例的模拟结果的图。

图9B是表示本实施方式的模拟结果的图。

图10是表示校正处理期间的动作例的时序图。

图11是表示信号处理期间的动作例的时序图。

图12是表示信号处理期间的另一动作例的时序图。

图13是表示信号处理期间的又一动作例的时序图。

标号说明

101开关；102电容DA转换电路；103比较器；200时间交织A/D转换器；201放大器；203采样器；204伪采样电路；207逻辑部；210子A/D转换部；211参照A/D转换器；212伪A/D转换器；AD(0)～AD(N-1)子A/D转换器；DS0、DS1采样器；SP(0)～SP(N-1)采样器。

具体实施方式

(获得本发明的一个方式的经过)

首先，说明有关本发明的一个方式的着眼点。

在校正定时误差的情况下，通过调整采样的时钟信号的相位，能够将采样的时钟信号及输入信号的配线路径差异，和各个采样的时钟电路、开 关电路及采样电容的偏差一起包括在内，来校正A/D转换器整体的特性。

图1是表示使用参照A/D转换器进行定时误差的校正处理的时间交织A/D转换器20的比较例的结构的图。时间交织A/D转换器20具有子A/D转换器21、参照A/D转换器26和逻辑部27。

子A/D转换器21具有N个(N为2以上的整数)子A/D转换器PC(0)～PC(N-1)。子A/D转换器PC(0)～PC(N-1)分别包括采样器PA(0)～PA(N-1)和控制器PB(0)～PB(N-1)。采样器PA(0)～PA(N-1)分别用于对输入信号进行采样，包括开关和电容。

参照A/D转换器26包括采样器23和控制器25。采样器23用于对输入信号进行采样，包括开关和电容。逻辑部27对子A/D转换器21和参照A/D转换器26的数字输出信号进行校正运算处理和输出数据的并-串转换等。输入信号被输入至采样器PA(0)～PA(N-1)和采样器23。

图2是表示图1的时间交织A/D转换器20的采样动作的示例的时序图。频率Fs的动作时钟信号CLK被输入至时间交织A/D转换器20。N个子A/D转换器PC(0)～PC(N-1)分别通过相位错开的时钟信号CLKPC(0)～CLKPC(N-1)，在不同的采样期间依次进行采样。

在图2中，时钟波形的高电平(High)期间表示采样的期间。在该高电平期间，各个采样器PA(0)～PA(N-1)23的开关导通。通过该开关的导通，当在图1的电路的前段设有放大器(即信号增益为1或者超过1的输入缓冲器)的情况下，该放大器驱动电容。并且，各个子A/D转换器PC(0)～PC(N-1)使用采样以外的期间进行A/D转换动作。即，在子A/D转换器PC(0)～PC(N-1)中，控制器PB(0)～PB(N-1)使用采样以外的期间进行A/D转换动作。

用于确保这些采样的优选的定时是时间交织A/D转换器20的动作时钟信号CLK的1周期，优选各个子A/D转换器PC(0)～PC(N-1)在每1/Fs期间正确地进行采样。

这里，首先，参照A/D转换器26根据时钟信号CLKREF26，从时钟信号CLKPC(0)～CLKPC(N-1)选择一个作为该参照A/D转换器26的采样期间，并和与所选择的时钟信号对应的子A/D转换器同时对输入信号进行采样。在图2中，参照A/D转换器26的时钟信号CLKREF26首先与子 A/D转换器PC(0)的时钟信号CLKPC(0)同时成为高电平。即，参照A/D转换器26的采样器23和与所选择的时钟信号对应的子A/D转换器同时对输入信号进行采样。参照A/D转换器26的控制器25使用采样以外的期间进行A/D转换动作。

并且，在逻辑部27进行与所选择的时钟信号对应的子A/D转换器PC(0)的输出数据和参照A/D转换器26的输出数据的比较。得到多次的比较结果的数据，例如通过计算这些数据的平均值，从而能够计算所选择的子A/D转换器PC(0)的输出数据与参照A/D转换器26的输出数据的误差、及采样的定时误差的值。

然后，进行所选择的子A/D转换器PC(0)的采样的时钟信号CLKPC(0)的相位调整，减小输出数据的误差。由此，能够使所选择的子A/D转换器PC(0)的采样的时钟信号CLKPC(0)与参照A/D转换器26的采样的时钟信号CLKREF26一致。将这些校正动作的对象依次切换为时钟信号CLKPC(0)～CLKPC(N-1)，使N个子A/D转换器PC(0)～PC(N-1)的采样的时钟信号CLKPC(0)～CLKPC(N-1)全部与一个参照A/D转换器26的时钟信号CLKREF26一致，由此校正采样的定时误差。

在使用图1的时间交织A/D转换器20的系统中，输入较小振幅的宽频带信号的情况较多，并且需要高速地驱动A/D转换器的采样电容。因此，在A/D转换器的前段连接放大器，并且通过经由放大器的输入信号来驱动A/D转换器的情况较多。

在由彼此不同的放大器来驱动N个子A/D转换器和参照A/D转换器进行定时误差的校正的情况下，由于存在放大器之间的偏差，因而不能得到高精度的定时校正结果。因此，需要利用1个共同的放大器同时驱动子A/D转换器和参照A/D转换器。

但是，在使用1个放大器的情况下，在为了校正处理而选择的采样期间，1个子A/D转换器和参照A/D转换器这两个A/D转换器(采样电容)被驱动。与此相对，在驱动不进行校正处理的剩余的(N-1)个子A/D转换器的采样期间，只能驱动1个采样电容。这样，在图1的A/D转换器20中，在两个采样期间与放大器的输出连接的负载阻抗不同。由于该负载阻抗的差异，放大器的输出频带特性产生误差，其结果是，在A/D转换器的输出 中，在与定时误差相同的频率产生寄生信号，转换精度的特性劣化。

通过以上的研究，本发明者们得到了以下的发明的各个方式。

本发明的一个方式的一种A/D转换器，具有：输入缓冲器，以模拟信号为输入，并将输出模拟信号输出；N个子A/D转换器，包括N个第1采样电路，该N个第1采样电路分别与所述输入缓冲器的输出侧连接，在彼此不同的采样期间进行所述输出模拟信号的采样，其中N为2以上的整数；参照A/D转换器，包括第2采样电路，该第2采样电路与所述输入缓冲器的输出侧连接，在与N个所述第1采样电路中进行校正处理的一个第1采样电路相同的采样期间进行所述输出模拟信号的采样；以及第3采样电路，与所述输入缓冲器的输出侧连接，在与不进行所述校正处理的N-1个第1采样电路相同的采样期间进行所述输出模拟信号的采样。

在该方式中，在进行校正处理的采样期间，通过第1采样电路和第2采样电路进行输出模拟信号的采样。并且，在不进行校正处理的采样期间，通过第1采样电路和第3采样电路进行输出模拟信号的采样。因此，无论在哪个采样期间中，都能通过两个采样电路进行采样。因此，输入缓冲器的负载阻抗始终相同或者大致相同。其结果是，根据该方式，能够高精度地进行定时误差的校正处理。

也可以是，在上述方式中，还具有包括所述第3采样电路的子A/D转换器。

也可以是，在上述方式中，所述N个子A/D转换器中包含的所述N个第1采样电路在连续的N个采样期间中顺序地进行所述输出模拟信号的采样，在所述连续的N个采样期间中的一个采样期间中，正在进行所述校正处理的一个第1采样电路进行输出模拟信号的采样，在所述连续的N个采样期间中的N-1个采样期间中，未进行所述校正处理的所述N-1个第1采样电路进行输出模拟信号的采样，所述参照A/D转换器中包含的所述第2采样电路在所述一个采样期间中进行所述输出模拟信号的采样，所述第3采样电路在所述N-1个采样期间中进行所述输出模拟信号的采样。

在该方式中，N个子A/D转换器中包含的N个第1采样电路在连续的N个采样期间中顺序地进行输出模拟信号的采样。参照A/D转换器中包含的第2采样电路在该连续的N个采样期间中的一个采样期间中，进行输出 模拟信号的采样。由此，进行例如定时误差的校正处理。第3采样电路在该连续的N个采样期间中的、第2采样电路不进行采样的N-1个采样期间中，进行输出模拟信号的采样。由此，进行例如A/D转换的信号处理。

因此，根据该方式，在连续的N个采样期间中，始终通过第1采样电路及第2采样电路或者第1采样电路及第3采样电路这样两个采样电路进行采样。因此，输入缓冲器的负载阻抗在该连续的N个采样期间中始终相同或者大致相同。其结果是，根据该结构，能够高精度地进行定时误差的校正处理。

也可以是，在上述方式中，所述第3采样电路包括两个采样器，所述两个采样器在所述第2采样电路不进行采样的所述N-1个采样期间中，以时分方式交替地进行所述输出模拟信号的采样。

在该方式中，两个采样器在第2采样电路不进行采样的N-1个采样期间中，以时分方式交替地进行输出模拟信号的采样。因此，采样器进行采样的频率是一个采样器时的一半。因此，能够容易进行采样器的控制设计。

也可以是，在上述方式中，所述第3采样电路包括一个采样器，所述一个采样器具有用于进行所述输出模拟信号的采样的采样开关，所述采样开关在除所述第2采样电路进行采样的所述一个采样期间以外的期间中导通。

在该方式中，一个采样器具有的进行输出模拟信号的采样用的采样开关，在除第2采样电路进行采样的一个采样期间以外的期间中导通。因此，能够容易进行采样器的控制设计。

本发明的另一方式的一种A/D转换器，具有：输入缓冲器，以模拟信号为输入，并将输出模拟信号输出；N个子A/D转换器，包括N个第1采样电路，该N个第1采样电路分别与所述输入缓冲器的输出侧连接，在连续的N个采样期间顺序地进行所述输出模拟信号的采样，其中N为2以上的整数；参照A/D转换器，包括第2采样电路，该第2采样电路与所述输入缓冲器的输出侧连接，在用于进行所述N个第1采样电路的校正的校正处理期间中，在与正在进行校正处理的第1采样电路相同的采样期间，进行所述输出模拟信号的采样；以及第3采样电路，与所述输入缓冲器的输出侧连接，在所述校正处理期间以外的采样期间中，所述第2采样电路和 所述第3采样电路以时分方式交替地进行所述输出模拟信号的采样。

在该方式中，在校正处理期间的正在进行校正处理的子A/D转换器的采样期间中，第1采样电路和第2采样电路进行输出模拟信号的采样。在校正处理期间以外的采样期间中，第1采样电路及第2采样电路或者第3采样电路进行输出模拟信号的采样。因此，在校正处理期间的采样期间和校正处理期间以外的采样期间中，输入缓冲器的负载阻抗相同或者大致相同。其结果是，根据该方式，能够高精度地进行定时误差的校正处理。并且，第2采样电路和第3采样电路以时分方式交替地进行输出模拟信号的采样。因此，能够容易进行第2采样电路和第3采样电路的控制设计。

本发明的又一方式的一种A/D转换器，具有：输入缓冲器，以模拟信号为输入，并将输出模拟信号输出；N个子A/D转换器，包括N个第1采样电路，该N个第1采样电路分别与所述输入缓冲器的输出侧连接，在连续的N个采样期间顺序地进行所述输出模拟信号的采样，其中N为2以上的整数；以及参照A/D转换器，包括第2采样电路，该第2采样电路与所述输入缓冲器的输出侧连接，在用于进行所述N个第1采样电路的校正的校正处理期间中，在与正在进行校正处理的第1采样电路相同的采样期间进行所述输出模拟信号的采样，在所述校正处理期间以外的动作期间中，在连续的N个采样期间进行所述输出模拟信号的采样。

在该方式中，无论在校正处理期间的正在进行校正处理的子A/D转换器的采样期间中，还是在校正处理期间以外的采样期间中，第1采样电路和第2采样电路都进行输出模拟信号的采样。因此，在校正处理期间的采样期间、和校正处理期间以外的例如进行A/D转换的信号处理的采样期间中，输入缓冲器的负载阻抗相同。其结果是，根据该方式，能够高精度地进行定时误差的校正处理。

也可以是，在上述方式中，所述第2采样电路具有用于进行所述输出模拟信号的采样的采样开关，在所述校正处理期间以外的动作期间中，所述采样开关保持导通状态不变。

在该方式中，在校正处理期间以外的动作期间中，第2采样电路的采样开关保持导通状态不变。因此，能够容易进行第2采样电路的采样开关的控制设计。

(实施方式)

下面，参照附图详细说明本发明的实施方式。另外，在图中对相同或者相当的部分标注相同的标号，不重复其说明。

近年来，功率效率从高到低的逐次逼近型(Successive Approximation Register)的A/D转换器受到关注。下面，作为子A/D转换器的示例，使用逐次逼近型A/D转换器进行说明。

图3是表示基本的逐次逼近型A/D转换器100的电路结构的图。逐次逼近型A/D转换器100具有采样器106和控制器107。采样器106包括开关101和电容DA转换电路102。控制器107包括比较器103、逐次逼近控制电路104、和串-并转换部105。

开关101对模拟输入电压信号(以下，简称为模拟输入信号)进行采样。电容DA转换电路102由电容阵列CA和开关阵列SA构成，电容阵列CA以二进制(2的乘方)比率顺序地对电容值进行加权，开关阵列SA按照数字输入信号将模拟输入信号有选择地与参照电压VH及VL(其中，VH>VL)中的任意一方连接。比较器103对两个输入电压信号进行比较。电容阵列CA例如具有容量彼此不同的多个电容器。多个电容器中的一个电容器具有仅次于该电容器的电容器的2倍的容量。逐次逼近控制电路104控制电容DA转换电路102的数字输入信号，以便根据比较结果生成下一个比特的比较对象电压。串-并转换部105将比较结果转换为多比特。

下面，说明图3的逐次逼近型A/D转换器100的动作。首先，将开关101设为导通状态，在一定时间后将开关101设为断开状态。由此，模拟输入信号的采样电压信号被输入到电容DA转换电路102。此时，对电容DA转换电路102的数字输入信号赋予参照电压的中间值作为初始值。即，通过将输入电压信号首先与(VH-VL)/2的电压进行比较，由比较器103判定其大小关系。换言之，通过使开关101成为导通状态并在一定时间后成为断开状态，电容DA转换电路102对模拟输入信号进行采样。进行所采样的模拟输入信号和(VH-VL)/2的电压的比较，从比较器103输出基于该比较的判定结果。

然后，根据比较结果，通过逐次逼近控制电路104以对分检索(dichotomizing search)方式使电容DA转换电路102进行动作，从最上位比 特(MSB)到最下位比特(LSB)进行参照电压和输入电压信号的比较动作。通过串-并转换部105将各个比较判定结果作为MSB～LSB的多比特的A/D转换值进行输出。换言之，顺序地进行所采样的模拟输入信号和参照电压的比较，从比较器103输出基于该比较的判定结果。这样，采样器106对模拟输入信号进行采样。并且，采样器106进行DA转换动作。控制器107将采样器106的输出转换为数字信号。

图4是表示本发明的实施方式的时间交织A/D转换器200的电路结构的图。图4的时间交织A/D转换器200在输入侧连接了放大器的状态下，一边进行A/D转换的信号处理一边在后台高精度地进行定时误差的校正处理。

时间交织A/D转换器200具有放大器201、子A/D转换器210、参照A/D转换器211、控制部208、伪采样电路204、逻辑部207。

放大器201例如是输入电阻为高电阻、且输出阻抗较低的运算放大器。放大器201将从外部输入的模拟输入信号作为输出模拟信号进行输出。在无线通信领域中，作为模拟输入信号，使用几百MHz以上的宽频带信号。并且，需要以几GHz的高频来对模拟输入信号进行采样。另外，模拟输入信号的振幅较小的系统也比较多，在这种情况下，放大器201也可以构成为具有信号增益超过1的值的放大器。即，图4的放大器201既可以是以信号增益超过1的值将模拟输入信号放大的放大器，也可以是信号增益为1、不将模拟输入信号放大而作为输入缓冲器发挥作用的放大器。换言之，放大器201是信号增益为1或者超过1的输入缓冲器。因此，在本说明书和附图中，有时记述为输入缓冲器201。

子A/D转换器210包括N个(N为2以上的整数)子A/D转换器AD(0)～AD(N-1)。子A/D转换器AD(0)～AD(N-1)分别包括采样器SP(0)～SP(N-1)和控制器CC(0)～CC(N-1)。采样器SP(0)～SP(N-1)分别具有与图3的采样器106相同的结构。控制器CC(0)～CC(N-1)分别具有与图3的控制器107相同的结构。即，子A/D转换器AD(0)～AD(N-1)分别是例如图3所示的逐次逼近型A/D转换器100。

参照A/D转换器211包括采样器203和控制器205。采样器203具有与图3的采样器106相同的结构。控制器205具有与图3的控制器107相 同的结构。即，参照A/D转换器211例如是图3所示的逐次逼近型A/D转换器100。因此，子A/D转换器AD(0)～AD(N-1)和参照A/D转换器211能够利用相同的电路构成。

伪采样电路204包括采样器DS0、DS1。采样器DS0、DS1分别具有与图3所示的逐次逼近型A/D转换器100的采样器106相同的结构。另外，在图4中，伪采样电路204具有两个采样器DS0、DS1。或者，伪采样电路204也可以利用仅具有一个采样器DS0的结构。控制部208也可以进行采样器DS0、DS1的开关阵列SA的开/关(ON/OFF)控制。

这些采样器SP(0)～SP(N-1)和采样器203和采样器DS0、DS1与放大器201的输出节点连接。由此，模拟输入信号经由放大器201，作为输出模拟信号，分别被输入采样器SP(0)～SP(N-1)、采样器203、采样器DS0、DS1。

控制部208包括例如锁相环(PLL)，生成频率Fs的动作时钟信号CLK(图6)。控制部208包括例如分频器，对动作时钟信号CLK进行分频，生成频率Fs/N的分频时钟信号CLKAD(0)～CLKAD(N-1)、CLKREFAD、CLKDS0(图6)。

所生成的分频时钟信号CLKAD(0)～CLKAD(N-1)分别被输入到子A/D转换器AD(0)～AD(N-1)。所生成的分频时钟信号CLKREFAD被输入到参照A/D转换器211。所生成的分频时钟信号CLKDS0被输入到伪采样电路204。下面，也将“分频时钟信号”简称为“时钟信号”。

逻辑部207进行子A/D转换器210的输出数据和参照A/D转换器211的输出数据的比较。通过在逻辑部207得到多次的比较结果的数据并计算例如平均值，计算出子A/D转换器210的输出数据与参照A/D转换器211的输出数据的误差、及采样的定时误差的值。这些误差的计算例如由逻辑部207进行。并且，控制部208按照计算出的误差，调整分频时钟信号的相位。即，由逻辑部207和控制部208进行子A/D转换器210的采样电路SP(0)～SP(N-1)的校正处理。

在本实施方式中，采样器SP(0)～SP(N-1)相当于N个第1采样电路的一例，采样器203相当于第2采样电路的一例，伪采样电路204相当于第3采样电路的一例。

图5是表示伪A/D转换器212的电路结构的图。时间交织A/D转换器200如图4的虚线所示，也可以具有包括伪采样电路204和控制器DC0、DC1的伪A/D转换器212。另外，采样器DS1具有与图5所示的采样器DS0相同的结构，控制器DC1具有与图5所示的控制器DS0相同的结构。

如图5所示，也可以是，伪A/D转换器212的控制器DC0、DC1分布包括配线部和比较器103，以便至少使模拟输入信号的配线的寄生成分和负载电容与参照A/D转换器211相等。

另外，也可以配置与参照A/D转换器211相同的电路即逐次逼近控制电路104和串-并转换部105，作为伪A/D转换器212。在这种情况下，能够使伪采样电路204的周边的配线图案与采样器203的周边的配线图案相同或者一样，能够抑制根据电路周边的配线的面积率而变动的电容DA转换电路102的电容值的误差。此时，伪A/D转换器212的输出数据不使用，因而也可以使逐次逼近控制电路104等的逻辑部停止动作。由此，能够实现低功率化。

下面，说明时间交织A/D转换器200的动作和伪采样电路204的作用。

图6是表示时间交织A/D转换器200的动作的时序图、和说明各采样期间的各个开关101的导通状态的电路图。

时间交织A/D转换器200的动作时钟信号CLK的频率为Fs。相对于该动作时钟信号CLK，子A/D转换器210中包含的N个子A/D转换器AD(0)～AD(N-1)分别根据频率Fs/N的分频时钟信号CLKAD(0)～AD(N-1)进行动作。参照A/D转换器211根据频率Fs/N的分频时钟信号CLKREFAD进行动作。伪采样电路204的采样器DS0根据频率Fs/N的分频时钟信号CLKDS0进行动作。

在图6中，各个分频时钟信号的高电平期间表示采样期间。在该分频时钟信号的高电平期间，各个采样器SP(0)～SP(N-1)、203、DS0的开关101导通。由此，放大器201驱动电容DA转换电路102的电容。

在这些各个采样期间，也可以如图6所示设为无交叠时钟信号，以便防止由于时钟信号的重复而使得连接了多个采样电容时的放大器201的特性劣化或者子A/D转换器AD(0)～AD(N-1)之间的噪声干扰。

在图6中，示出了校正子A/D转换器210中的子A/D转换器AD(0)、 AD(1)的定时误差的状态。首先，在以子A/D转换器AD(0)为对象的校正期间TP0中，进行子A/D转换器AD(0)的校正处理。即，在校正期间TP0中，参照A/D转换器211的采样的时钟信号CLKREFAD在子A/D转换器AD(0)的采样器SP(0)的采样期间为高电平。由此，参照A/D转换器211的采样器203与子A/D转换器AD(0)的采样器SP(0)同时进行采样。

此时，子A/D转换器AD(0)和参照A/D转换器211与放大器201的同一输出节点连接，因而所采样的模拟输入信号相同。因此，如果采样器SP(0)的采样的定时和采样器203的采样的定时相同，则通过采样器SP(0)所采样的信号与通过采样器203所采样的信号相同。控制器205及CC(0)对这些所采样的信号进行A/D转换动作。子A/D转换器AD(0)的校正用的采样及A/D转换也可以进行多次。即，也可以是，控制部208在校正期间TP0计算子A/D转换器AD(0)的多次的输出信号的误差的平均值。并且，控制部208进行子A/D转换器AD(0)的时钟信号CLKAD(0)的相位调整，以便使输出信号没有差异。

如图6所示，在子A/D转换器AD(0)的采样期间φ0，放大器201通过开关101与子A/D转换器AD(0)的电容DA转换电路102和参照A/D转换器211的电容DA转换电路102导通。因此，放大器201需要驱动两个电容DA转换电路102。

然后，在子A/D转换器AD(1)的采样期间φ1，除子A/D转换器AD(1)的采样器SP(1)的开关101以外，伪采样电路204的采样器DS(0)的开关101也同时导通。即，控制部208在采样期间φ1，除了时钟信号CLKAD(1)之外，还使时钟信号CLKDS0成为高电平。通过该高电平期间开关101被导通。由此，放大器201驱动两个电容DA转换电路102。

由此，在子A/D转换器AD(0)的采样期间φ0(即校正处理时)和子A/D转换器AD(1)的采样期间φ1(即信号处理时)，能够使放大器201的负载阻抗相同或者一样。其结果是，在两个采样期间φ0、φ1，能够通过放大器201期待采样动作的收敛性相同。

并且，同样地在参照A/D转换器211不进行采样的(N-1)个采样期间的全部期间中，使伪采样电路204的采样器DS(0)的开关101导通。由 此，在N个子A/D转换器AD(0)～AD(N-1)进行采样的所有采样期间中，能够使相对于放大器201的负载阻抗一定，能够抑制放大器201的特性在校正处理时和信号处理时变化。

然后，在校正子A/D转换器AD(1)的时钟信号CLKAD(1)的校正期间TP1中也进行同样的处理。即，伪采样电路204的采样器DS0的开关101在与时钟信号CLKAD(1)对应的采样期间φ11以外的(N-1)个采样期间中导通。并且，在采样期间φ11以外的(N-1)个采样期间中，子A/D转换器AD(0)及AD(2)～AD(N-1)的开关101依次导通。并且，在采样期间φ11中，参照A/D转换器211及子A/D转换器AD(0)的开关101导通。由此，能够抑制放大器201的特性在校正处理时和信号处理时变化。同样地，进行子A/D转换器AD(2)～AD(N-1)的校正处理。因此，即使是使用参照A/D转换器211在信号处理的后台进行校正处理的情况下，也能够得到高精度的定时误差的校正结果，同时，能够得到高精度的A/D转换结果。

<采样电路的变形例>

在图6的动作中，伪采样电路204的采样器DS0在如时钟信号CLKAD(1)、时钟信号CLKAD(2)这样相邻接的采样期间φ1、φ2，使信号电平成为高电平。在这种情况下，包括脉冲信号的下降边缘的确保及无交叠期间的确保等在内的、包括硬件及软件的控制设计的困难程度较大。

因此，如图4所示，伪采样电路204还具有与放大器201的输出连接的采样器DS1。并且，如图7所示，也可以在邻接的采样期间使采样器DS0和采样器DS1交替地进行动作。由此，能够容易进行采样器DS0、DS1的控制设计。

图7是表示使伪采样电路204的两个采样器DS0、DS1进行动作的时序图。

在校正子A/D转换器AD(0)的校正期间TP0中，在子A/D转换器AD(0)的采样期间φ0，子A/D转换器AD(0)的开关101和参照A/D转换器211的开关101导通。如图7所示，子A/D转换器AD(0)的时钟信号CLKAD(0)和参照A/D转换器211的时钟信号CLKREFAD成为高电平，在该高电平期间，开关101导通。

然后，在子A/D转换器AD(1)的采样期间φ1，子A/D转换器AD(1)的开关101和伪采样电路204的采样器DS0的开关101同时导通。如图7所示，子A/D转换器AD(1)的时钟信号CLKAD(1)和采样器DS0的时钟信号CLKDS0成为高电平，在该高电平期间，开关101导通。

然后，在子A/D转换器AD(2)的采样期间φ2，子A/D转换器AD(1)的开关101和伪采样电路204的采样器DS1的开关101同时导通。如图7所示，子A/D转换器AD(2)的时钟信号CLKAD(2)和采样器DS1的时钟信号CLKDS1成为高电平，在该高电平期间，开关101导通。

这样，在图7的动作中，使伪采样电路204的两个采样器DS0、DS1以时分方式交替地导通。由此，在N个子A/D转换器AD(0)～AD(N-1)的所有的采样期间中，能够使放大器201的输出侧的负载阻抗一定，能够抑制放大器201的特性在校正处理时和信号处理时变化。

在校正子A/D转换器AD(1)的校正期间TP1中，在子A/D转换器AD(1)的采样期间φ11，参照A/D转换器211进行采样。并且，在除此以外的(N-1)个子A/D转换器的采样期间中，伪采样电路204的两个采样器DS0、DS1交替地进行采样。由此，在校正期间TP1中也能够得到与校正期间TP0相同的效果。

在图7的结构中，通过在伪采样电路204中进行采样动作，能够使包括参照A/D转换器211的采样噪声等在内的用于驱动N个子A/D转换器AD(0)～AD(N-1)的条件相同或者一样。并且，伪采样电路204具有两个采样器DS0、DS1，由此缓解了时钟信号的制约，因而能够容易进行控制设计。但是，由于伪采样电路204的采样器个数的增加，因此与具有一个采样器DS0的图6的结构相比，电路的面积增加。

<伪采样电路的导通方法的变形例>

图8是表示伪采样电路204的采样器DS0的与图6的动作不同的动作例的时序图。如图8所示，用于驱动伪采样电路204的采样器DS0的分频时钟信号CLKDS0，除参照A/D转换器211的采样期间φREF以外，也可以始终设为高电平期间。即，也可以是，采样器DS0的开关101除参照A/D转换器211的采样期间φREF以外始终导通。

在这种情况下，在参照A/D转换器211的采样期间φREF，在子A/D转 换器210和参照A/D转换器211同时进行采样。并且，在采样期间φREF以外的采样期间中，在子A/D转换器210和伪采样电路204同时进行采样。

因此，在各个采样期间，放大器201分别与各两个的电容DA转换电路102连接。因此，在所有的采样期间中，能够得到使放大器201的负载阻抗相同或者一样的效果。

另外，在伪采样电路204中实际上不进行A/D转换动作。因此，采样时钟的噪声等与参照A/D转换器211不同。但是，与在图1的比较例中具有放大器时的特性变动相比，其影响减小，能够得到使放大器201的负载阻抗相同或者一样的效果。

并且，在图8的动作例中，在采样器DS0的时钟信号CLKDS0中，不需要如图6所示的无交叠等的设计。因此，能够简化伪采样电路204的采样器DS0的时钟信号的控制。

如上所述，根据本实施方式，使用参照A/D转换器211在信号处理的后台进行定时误差的校正处理，通过伪采样电路204的采样器DS0进行采样。因此，能够使时间交织A/D转换器的输入阻抗一定。其结果是，即使是在前段连接了放大器201的情况下，也能够提供高精度的时间交织A/D转换器。

<本实施方式的效果>

图9A是表示比较例的模拟结果的图。图9B是表示本实施方式的模拟结果的图。在图9A、图9B中，纵轴表示功率(dB)，横轴表示频率(MHz)。

图9A示出了在图1所示的比较例的结构中，对如图2所示对于N个子A/D转换器中的一个子A/D转换器在进行基于参照A/D转换器的校正处理的同时进行信号处理的情况下的、A/D转换结果进行高速傅里叶转换(FFT)得到的波形。另外，图9B示出了在本实施方式的结构(即具有伪采样电路204的结构)中，对一边在后台进行校正处理一边进行信号处理的情况下的A/D转换结果进行FFT得到的波形。在图9A和图9B的示例中，设各个子A/D转换器的分辨率为9比特、设动作频率为125MHz、设子A/D转换器的个数N为16，进行了模拟。

在图9A中，仅在16个子A/D转换器的采样期间中的一个采样期间驱动参照A/D转换器的电容DA转换电路。因此，该采样期间中的放大器的 负载容量增大。其结果是，采样波形的收敛延迟。由此，如图9A所示，能够确认到在Fs/N*k±Fin的频率，寄生信号的增大。

在图9B中，通过伪采样电路204使放大器201的负载阻抗在所有的采样期间中相同或者一样。因此，与图9A相比，寄生信号减少，显示出了实施方式相对于比较例的改善效果。在图9B的示例中，作为时间交织A/D转换器的重要特性指标的有效比特数ENOB，从图9A的6.1比特大幅改善为8比特。

<分别进行定时误差的校正处理和A/D转换的信号处理的情况>

在前面的实施方式中说明了一边进行信号处理一边在后台进行校正处理的动作。但是，当在后台进行校正处理的情况下，将模拟输入信号作为参照信号进行校正处理。为了实施校正，需要某种程度连续的A/D转换器的输出代码及其数据数。因此，是否能够确定校正结果或者确定校正结果所需要的校正处理时间依赖于从系统得到的模拟输入信号。在这种情况下，也会考虑不能使用本实施方式的时间交织A/D转换器200的事例，如模拟输入信号的质量不能保证的应用等。

因此，也可以设置与进行A/D转换的信号处理的信号处理期间不同的、进行定时误差的校正处理的校正处理期间。在这种情况下，也可以从高精度DA转换电路或者生成其它参照信号的系统输入参照信号，进行定时误差的校正处理。即，也可以是，A/D转换器200还具有生成用于进行校正处理的参照信号的信号生成器。并且，也可以是，A/D转换器200还具有从外部输入用于进行校正处理的参照信号的输入端子。

也可以是，在不进行信号处理而进行定时误差的校正处理的情况下，在通过参照A/D转换器211依次校正N个子A/D转换器的期间，不使用未进行校正的子A/D转换器的输出数据。因此，在校正过程中，前述的放大器201的负载阻抗的变动不会成为问题。

但是，在不具有伪采样电路204的情况下，放大器201在校正处理时驱动子A/D转换器和参照A/D转换器211这两者的电容DA转换电路102。另一方面，在信号处理时，放大器201一个一个地依次驱动N个子A/D转换器的电容DA转换电路102。因此，在校正处理时和信号处理时，放大器201的负载阻抗不同。

放大器的高频特性相对于负载阻抗往往是非线性的。因此，在进行校正处理的期间计算出的采样的定时误差的校正值，因负载阻抗的差异，有时不再是信号处理时最佳的校正值。因此，为了解决这些问题，也可以采取如下所述的手段，以得到高精度的时间交织A/D转换器。

图10是表示校正处理期间TC0的动作例的时序图。图11是表示信号处理期间TS0的动作例的时序图。另外，进行图10、图11的动作的A/D转换器200的结构例如是在图4中伪采样电路204只具有采样器DS0的结构。

如图10所示，在校正处理期间TC0，分频时钟信号CLKAD(0)～CLKAD(N-1)与动作时钟信号CLK的1周期同步地依次成为高电平。并且，分频时钟信号CLKREFAD与图6～图8一样，与校正对象的子A/D转换器的分频时钟信号的高电平相对应地成为高电平。因此，在校正处理期间TC0，在校正对象的子A/D转换器的采样期间中，放大器201驱动子A/D转换器和参照A/D转换器211这两者的电容DA转换电路102。这样，控制部208在校正处理期间TC0依次进行子A/D转换器AD(0)～AD(N-1)的校正处理。

如图11所示，在信号处理期间TS0，分频时钟信号CLKAD(0)～CLKAD(N-1)也与动作时钟信号CLK的1周期同步地依次成为高电平。并且，与这些高电平期间同步地，分频时钟信号CLKREFAD和分频时钟信号CLKDS0交替地成为高电平。

因此，在信号处理期间TS0，伪采样电路204的采样器DS0的开关101和参照A/D转换器211的采样器203的开关101在各个采样期间中交替地导通。由此，放大器201在信号处理期间TS0的N个子A/D转换器AD(0)～AD(N-1)的采样期间，始终驱动两个电容DA转换电路102。

通过图10、图11所示的动作，能够在校正处理期间TC0和信号处理期间TS0使针对放大器201的负载阻抗一定，能够得到高精度的A/D转换效果。

<变形例>

图12是表示信号处理期间TS0的另一动作例的时序图。图13是表示信号处理期间TS0的又一动作例的时序图。另外，进行图12、图13的动 作的A/D转换器200的结构例如是在图4中不具有伪采样电路204的结构。这样，在本发明中也可以省略伪采样电路204。并且，图12、图13的校正处理期间TC0的动作与图10所示的动作相同。

如图12所示，在信号处理期间TS0，分频时钟信号CLKAD(0)～CLKAD(N-1)与动作时钟信号CLK的1周期同步地依次成为高电平。并且，与这些高电平期间同步地，分频时钟信号CLKREFAD成为高电平。

这样，在图12的信号处理期间TS0，仅使用参照A/D转换器211的采样器203，在N个子A/D转换器AD(0)～AD(N-1)的所有的采样期间进行采样。

通过图12的动作，在信号处理期间TS0，与校正处理期间TC0一样，放大器201驱动子A/D转换器和参照A/D转换器211这两者的电容DA转换电路102。

在图13所示的信号处理期间TS0，分频时钟信号CLKREFAD始终是高电平。由此，参照A/D转换器211的采样器203的开关101始终处于导通状态。其结果是，通过图13的动作，与图12的动作一样，在信号处理期间TS0，放大器201驱动子A/D转换器和参照A/D转换器211这两者的电容DA转换电路102。在图13所示的动作中，与图12所示的动作相比，具有信号处理期间TS0中的分频时钟信号CLKREFAD的控制容易实现的效果。

在上述的实施方式中，为了方便起见，将子A/D转换器AD(0)～AD(N-1)设为逐次逼近型A/D转换器，但不限于此。子A/D转换器AD(0)～AD(N-1)也可以是根据时钟信号离散地进行动作的其它方式的A/D转换器，如流水线型A/D转换器、闪烁(flash)型A/D转换器等。

在本发明中，单元、装置、部的全部或一部分、或者图1、图3及图4～6示出的框图的功能块的全部或一部分，可以由包括半导体装置、半导体集成电路(IC)或者LSI(Large Scale Integration：大规模集成电路)的一个或多个电子电路实现。系统LSI或者IC既可以集成为一个芯片，也可以组合多个芯片而构成。例如，存储元件以外的功能块也可以集成为一个芯片。在此称为LSI或者IC，但称谓方式根据集成的程度而变化，也可以称为系统LSI、VLSI(very large scale integration：大规模集成电路)、或者ULSI (ultra large scale integration：特大规模集成电路)。基于相同的目的，能够采用在制造LSI后可编程的现场可编程门阵列(FPGA：Field Programmable Gate Array)、或者能够重构LSI内部的接合关系或者能够实现LSI内部的电路区划的设置的可重构逻辑器件(reconfigurable logic device)。

另外，单元、装置、部的全部或一部分的功能或者操作能够通过软件处理来执行。在这种情况下，将软件记录在一个或者多个ROM、光盘、硬盘驱动器等非暂时性记录介质中，在通过处理装置(processor)执行软件的情况下，软件使处理装置(processor)和外围的装置执行软件内的特定的功能。也可以是，系统或者装置具有记录了软件的一个或者一个以上的非暂时性记录介质、处理装置(processor)以及所需要的硬件装置例如具备接口。

产业上的可利用性

本发明的时间交织A/D转换器在放大器被连接于A/D转换器的前段的系统中，能够高精度地进行定时误差的校正，高精度地进行A/D转换处理。对于能够在信号处理的后台进行校正的应用，在设定与信号处理不同的校正处理的期间来输入参照信号的校正方法中也具有效果，因而能够应用于各种领域的产品。