时序平移器及其方法与流程

本发明的装置与方法及其示范性的实施例涉及时序信号处理。

背景技术：

本技术领域技术人员能够了解本公开内容中微电子领域的用语与基本概念，所述用语与基本概念像是电压、信号、电路、逻辑信号、时脉、跳变点(trip point)、反相器(inverter)、缓冲器、电路节点、有限状态机、数据触发器、多工器、MOS(金氧半导体)、PMOS(p通道金氧半导体)、NMOS(n通道金氧半导体)、CMOS(互补式金氧半导体)、晶体管、源极、栅极、漏极以及CMOS反相器。诸如此类的用语与基本概念对本领域技术人员而言是显而易知的，因此相关细节在此将不予赘述。

于本公开中，一逻辑信号是指一种具有二种状态的信号，所述二种状态分别是「高」与「低」，也可说是「1」与「0」。为了说明简洁，当一逻辑信号处于所述「高」(「低」)状态，我们可简称此逻辑信号为「高」(「低」)，或者简称此逻辑信号为「1」(「0」)。同样地，为了说明简洁，我们偶尔会省略引号，并简称该逻辑信号为高(低)，或简称此逻辑信号为1(0)，同时可以了解上述说明方式用于上下文脉络中以说明该逻辑信号的一电平状态。一逻辑信号可通过一电压来实施；当该电压高于(低于)一接收逻辑装置的一关联的跳变点，该逻辑信号即为高(低)电平，其中该接收逻辑装置接收并处理该逻辑信号。为了说明简洁，所述关联的跳变点可简单地说是该逻辑信号的跳变点。于本公开中，一第一逻辑信号的跳变点可以不必等同于一第二逻辑信号的跳变点。

若一逻辑信号为高(或说为1)，其意味着「确立(asserted)」。若该逻辑信号为低(或说为0)，其意味着「停止确立(de-asserted)」。

一时脉信号是一周期性的逻辑信号。

当一逻辑信号经历一低至高(高至低)转变(transition)时，该逻辑信号会展现一上升(下降)沿。

一时序信号的组成可能包含二逻辑信号，包含一第一逻辑信号(通过下标中的附加标号「+」来表示)以及一第二逻辑信号(通过下标中的附加标号「－」来表示)。该时序信号的值可能包含该第二逻辑信号与该第一逻辑信号的间的一时序差。举例而言，一时序信号X的组成可能包含二逻辑信号X₊与X_－，其中X₊于时间t₊时具有一上升缘，且X_－于时间t_－具有一上升缘，该时序信号的一数值为(t_－－t₊)。

一时序平移器接收一时序信号X并输出另一时序信号X’，藉此该时序信号X’的一数值会等同于该时序信号X的一数值。图1显示一时序平移器100，包含一第一缓冲器100P与一第二缓冲器100N，该时序信号X的组成包含二逻辑信号X₊与X_－，此时该时序信号X’的组成包含二逻辑信号X’₊与X’_－，由于一缓冲器保存一信号的数值，但会引起一延迟，因此，除了该第一缓冲器100P所造成的延迟外，该X’₊等同于X₊；同样地，除了该第二缓冲器100N所造成的延迟外，该X’_－等同于X_－。只要该第一缓冲器100P实质相同于该第二缓冲器100N，本技术领域技术人员亦能认知到该时序信号X’的一数值将等同于该时序信号X的一数值。一时序信号可通过多种的操作方式而被处理，举例而言，一时序信号可以被放大(通过使用一时序信号放大器)，且能被量化(quantized)(通过使用一时间至数字转换器(time-to-digital converter))。一时序平移器允许一时序信号于一较晚的时间点被处理，在很多例子中，能够依据一系统时脉而于一较晚的时间点处理一时序信号是需要的。使用图1的时序平移器100能够允许于一较晚的时间点依据一系统时脉处理一时序信号，但仅能在一特意指定(ad hoc)方式下实施，其中该时序信号与该系统时脉的关系的一时序是被预知到某种程度的，于这样的情况下，一可操作的缓冲器可被选用，其伴随着该时序信号与一系统时脉的预知关系。一传统的时序平移器可见于下列文献中：Hong et al.,“A 0.004mm² 250μWΔΣTDC with time-difference accumulator and a 0.012mm² 2.5mW bang-bang digital PLL using PRNG for low-power SoC applications,”Solid-State Circuits Conference Digest of Technical Papers(ISSCC),2012 IEEE International,pp.240-242。

鉴于上述，本发明提出一种具有创新概念的装置与方法，其涉及平移 一时序信号的一系统性的方式，能与一系统时脉相容。

技术实现要素：

本创新概念的一方面(aspect)在于依据一时脉信号平移一时序信号的一时序。

于一示范性的实施例中，本发明的一时序平移器包含：一第一门控缓冲器，用来接收一第一逻辑信号以及输出一第二逻辑信号；一第二门控缓冲器，用来接收一第三逻辑信号以及输出一延迟信号；以及一有限状态机，用来接收该延迟信号以及一时脉信号，其中该第一门控缓冲器用来依据该有限状态机的状态而条件式地被致能，且该第二门控缓冲器用来无视于该有限状态机的状态而被致能。

于一示范性的实施例中，该第一门控缓冲器包含：多个CMOS(互补式金氧半导体)反相器以一串联型态(cascade topology)被设置；一PMOS(p通道金氧半导体)晶体管，用来将该多个CMOS反相器耦接至一电源供应节点；以及一NMOS(n通道金氧半导体)晶体管，用来将该多个CMOS反相器耦接至一接地节点，其中该PMOS晶体管与该NMOS晶体管用来依据该有限状态机的状态而被条件式地导通。

于一示范性的实施例中，该第二门控缓冲器包含：多个CMOS(互补式金氧半导体)反相器以一串联型态(cascade topology)被设置；一PMOS(p通道金氧半导体)晶体管，用来将该多个CMOS反相器耦接至一电源供应节点；以及一NMOS(n通道金氧半导体)晶体管，用来将该多个CMOS反相器耦接至一接地节点，其中该PMOS晶体管与该NMOS晶体管用来无视于该有限状态机的状态而被导通。

于一示范性的实施例中，该有限状态机依据该时脉信号的一边缘进入一第一状态，并依据该延迟信号的一边缘进入一第二状态。

于一示范性的实施例中，当该有限状态机处于该第一状态时，该第一门控缓冲器被致能；以及当该有限状态机处于该第二状态时，该第一门控缓冲器被禁能。

于另一实施例中，前述时序平移器进一步包含：一第三门控缓冲器，用来接收该时脉信号以及输出一第四逻辑信号，其中该第三门控缓冲器用 来无视于该有限状态机的状态而被致能。

于另一实施例中，该第一逻辑信号与该第三逻辑信号于被该时序平移器接收前被对换(swapped)。

于一示范性的实施例中，本发明的一时序平移方法包含：接收一第一逻辑信号、通过一第一门控缓冲器传播该第一逻辑信号以产生一第二逻辑信号、以及接收一时脉信号；接收一第三逻辑信号；通过一第二门控缓冲器传播该第三逻辑信号以产生一延迟信号；依据该时脉信号的一边缘将一有限状态机置于一第一状态；以及依据该延迟信号的一边缘将该有限状态机置于一第二状态，其中当该有限状态机处于该第一状态时该第一门控缓冲器被致能，当该有限状态机处于该第二状态时该第一门控缓冲器被禁能，当该有限状态机处于该第一与第二状态时该第二门控缓冲器被致能。

于一示范性的实施例中，该第一门控缓冲器包含：多个CMOS(互补式金氧半导体)反相器以一串联型态(cascade topology)被设置；一PMOS(p通道金氧半导体)晶体管，用来将该多个CMOS反相器耦接至一电源供应节点；以及一NMOS(n通道金氧半导体)晶体管，用来将该多个CMOS反相器耦接至一接地节点，其中当该有限状态机处于该第一状态时，该PMOS晶体管与该NMOS晶体管被导通；以及当该有限状态机处于该第二状态时，该PMOS晶体管与该NMOS晶体管被停止导通。

于一示范性的实施例中，该第二门控缓冲器包含：多个CMOS(互补式金氧半导体)反相器以一串联型态(cascade topology)被设置；一PMOS(p通道金氧半导体)晶体管，用来将该多个CMOS反相器耦接至一电源供应节点；以及一NMOS(n通道金氧半导体)晶体管，用来将该多个CMOS反相器耦接至一接地节点，其中当该有限状态机处于该第一与第二状态时，该PMOS晶体管与该NMOS晶体管被导通。

于一示范性的实施例中，前述时序平移方法进一步包含：于接收该第一与第二逻辑信号时，对换(swapping)该第一逻辑信号与该第二逻辑信号。

于另一实施例中，前述时序平移方法进一步包含：通过一第三门控缓冲器传播该时脉信号以产生一第四逻辑信号，其中当该有限状态机处于该第一与第二状态时，该第三门控缓冲器被导通。

附图说明

图1显示现有技术的一时序平移器的一架构图。

图2A依据一示范性的实施例显示一时序平移器的一功能方块图。

图2B依据图2A的时序平移器的一示范性的实施例显示一有限状态机的一架构图。

图2C依据一示范性的实施例显示一门控缓冲器的一架构图。

图2D显示图2C中一示范性的反相器的一架构图。

图2E显示图2A的时序平移器的一示范性的时序图。

图2F依据一示范性的实施例显示一偏移(offset)时序平移器的一功能方块图。

图3A依据一示范性的实施例显示一时序加法器的一架构图。

图3B依据另一实施例显示一替代的时序加法器的一架构图。

附图标记说明：

100 时序平移器

100P、100N 缓冲器

X、X’ 时序信号

X₊、X_－、X’₊、X’_－ 逻辑信号

200、200A 时序平移器

210AB 串联门控缓冲器

201A～210D 门控缓冲器

220FSM (有限状态机)

X_I、X_O 时序信号

X_I+、X_I－、X’_I+、X’_I－、X_O+、X_O－ 逻辑信号

CLK 时脉信号

EN 致能信号

221 多工器

222 DFF(数据触发器)

D 输入端

Q 输出端

QB 互补输出端

TRG 触发信号

ENB 致能信号的逻辑互补信号

210 门控缓冲器

211～214 反相器

211A PMOS晶体管

211B NMOS晶体管

215 PMOS晶体管

216 NMOS晶体管

217 电源侧上的电路节点

218 接地侧上的电路节点

219 反相器链

VDD 电源供应电压

VSS 接地电压

230 CMOS反相器

251～256 时间点

251E～256E 上升缘

T_GB 传播延迟

时间差异

300A～300B 时序加法器

310、320 偏移时序平移器

X₁ 第一时序信号

X₂ 第二时序信号

X₃ 第二时序信号

X_O1 第一偏移时序信号

X_O2 第一偏移时序信号

X₁₊、X_1－、X₂₊、X_2－、X₃₊、X_3－ 逻辑信号

具体实施方式

本发明概念的示范性的实施例涉及一时序平移器。尽管本说明书提及数个本发明的实施范例，其涉及本发明概念实施时的较佳模式，然而本发 明概念可通过许多方式来实现，亦即本发明概念并不受限于后述的特定实施范例或特定方式，其中该特定实施范例或方式载有被实施的技术特征。此外，已知的细节不会被显示或说明，藉此避免妨碍本发明概念的特征的呈现。

本发明概念的公开是从一工程观点出发，其中若一第一量值(first quantity)与一第二量值(second quantity)的间的差异小于一给定容忍范围，该第一量值可以说是「等于(equal to)」该第二量值。举例而言，若该给定容忍范围为0.5mv或其它适当的设计值，则100.2mV可以说是等于100mV。换言之，当陈述「X等于Y」时，该陈述意味着「X几乎等于Y，且X与Y之间的差异小于一符合考量的给定容忍范围」。同样地，于一数学表示式中，一等号「＝」意味着「于该工程观点下的『等于』」。同样地，当陈述「X相同于(identical to)Y」时，该陈述意味着X与Y之间没有实质差异。

图2A依据一示范性的实施例描绘一时序平移器200的一功能方块图。该时序平移器200用来依据一时脉信号CLK接收一输入时序信号X_I，其组成包含二逻辑信号X_I+与X_I－，该时序平移器200也用来依据该时脉信号CLK输出一输出时序信号X_O，其组成包含二逻辑信号X_O+与X_O－。时序平移器200包含：一串联的门控(gated)缓冲器210AB，包含一门控缓冲器210A与一门控缓冲器210B以一串联型态(cascade topology)被设置，用来依据一致能信号EN接收X_I+与X’_I+；一门控缓冲器210C，用来接收X_I－并输出一延迟信号X’_I－；一门控缓冲器210D，用来接收CLK与输出X_O－；以及一有限状态机(finite state machine,FSM)220，用来接收X’_I－与CLK，并输出该致能信号EN。于一示范性的实施例中，该门控缓冲器210A、该门控缓冲器210B、该门控缓冲器210C以及该门控缓冲器210D是实质相同的。然而，该门控缓冲器210A与该门控缓冲器210B是在该FSM 220处于该致能信号EN被确立的状态下时被条件式地(conditionally)致能；而该门控缓冲器210C与该门控缓冲器210D是无视于该FSM 220的状态而被致能。

图2B依据一示范性的实施例显示该FSM 220的一架构图。FSM 220包含：一多工器221用来依据该致能信号EN接收X’_I－与CLK以及输出一触发信号TRG；以及一数据触发器(data flip flop,DFF)222用来按照该 触发信号TRG的一上升缘而切换(toggle)。DFF 222具有一输入端标示为「D」、一输出端标示为「Q」、一互补输出端标示为「QB」以及一时脉端由一楔形(wedge)符号所标示，该些标示被广泛地使用且它们关联的意义与功能是为本领域人士所熟知，故在此不予详述。该致能信号EN代表该FSM220的一状态，当该致能信号EN被确立(asserted)，该多工器221选择X’_I－做为该触发信号TRG，且该致能信号EN保持被确立的状态直到X’_I－的一上升缘的到来，该上升缘会触发DFF 222以使其切换，从而停止确立(de-assert)该致能信号EN；当该致能信号EN被停止确立(de-asserted)，该多工器221选择CLK做为该触发信号TRG，且该致能信号EN保持被停止确立的状态直到CLK的一上升缘的到来，该上升缘会触发DFF 222以使其切换，从而确立(assert)该致能信号EN。此处ENB表示该致能信号EN的一逻辑互补信号，也就是说当EN为1(0)时，ENB为0(1)。

图2C依据一示范性的实施例绘示一门控缓冲器210的一架构图。于本公开的通篇内容中，「VDD」表示一电源供应电压以及「VSS」表示一接地电压，此二标示法被广泛地使用且为本领域人士所熟知。该门控缓冲器210的结构对应图2A的门控缓冲器210A、门控缓冲器210B、门控缓冲器210C与门控缓冲器210D的一示范性的实施例。该门控缓冲器210包含一反相器链(inverter chain)219，其包含多个反相器211、212、213、…、214以一串联型态被设置；一NMOS晶体管216；以及一PMOS晶体管215。当该门控缓冲器210对应图2A的各个门控缓冲器210A(210B、210C、210D)的示范性的实施例时，该反相器链219分别接收X_I+(X’_I+、X_I－、CLK)，并分别输出X’_I+(X_O+、X’_I－、X_O－)，各个门控缓冲器210A(210B、210C、210D)的NMOS晶体管216分别被EN(EN、VDD、VDD)所控制，各个门控缓冲器210A(210B、210C、210D)的PMOS晶体管215分别被ENB(ENB、VSS、VSS)所控制。该些反相器211、212、213、…、214的每一个是一CMOS反相器包含一PMOS晶体管与一NMOS晶体管，耦接一电源侧(power side)上的电路节点217与一接地侧(ground side)上的电路节点218。举例而言，反相器211包含一PMOS晶体管211A与一NMOS晶体管211B，该PMOS晶体管211A的栅极与该NMOS晶体管211B的栅极均耦接至一左侧(left side)上的一输入点，该PMOS晶体管211A的漏极与该NMOS晶体管211B的漏极 均耦接至一右侧(right side)上的一输出点，该PMOS晶体管211A的源极耦接至一顶侧(top side)上的电路节点217，该NMOS晶体管211B的源极耦接一底侧(bottom side)上的节点218。此示范性的实施例进一步地被闸明于图2D。本领域技术人员了解什么是一MOS晶体管的「栅极」、「源极」与「漏极」，且了解一CMOS反相器是如何运作，因此细节在此不予赘述。当该PMOS晶体管215与该NMOS晶体管216均被导通(turned on)时，反相器链219被供电(powered on)且该门控缓冲器210被致能，于一示范性的实施例中，X_I+(X’_I－、X_I－、CLK)的一边缘通过该门控缓冲器210而分别传播，且若该门控缓冲器210被致能达一足够久的时间，所述被传播的边缘最终会于一较迟的时间点分别导致X’_I+(X_O+、X’_I－、X_O－)的一边缘。当该PMOS晶体管215与该NMOS晶体管均被停止导通(turned off)，反相器链219被断电(powered off)且该门控缓冲器210被禁能，于一示范性的实施例中，该门控缓冲器210被「冷冻(frozen)」，也就是说该些反相器211、212、213、…、214的每一个的输出电压被保持住(held)，若该PMOS晶体管215与该NMOS晶体管216在X_I+(X’_I－、X_I－、CLK)的各个边缘通过各自的门控缓冲器210完成传播前均被停止导通，该边缘的传播会被停止(halted)，但会在该PMOS晶体管215与该NMOS晶体管216再度被导通时被恢复(resumed)。该门控缓冲器210C与210D被致能，这是因为它们各自的PMOS晶体管215的栅极被耦接至VSS且它们各自的NMOS晶体管216被耦接至VDD，因此，X_I－的一边缘与CLK的一边缘总是会分别通过该门控缓冲器210C与210D而传播，且会在期间T_GB3与T_GB4后分别变成X’_I－的一边缘与X_O－的一边缘，其中期间T_GB3与T_GB4分别是该门控缓冲器210C与210D的传播延迟。在另一方面，该门控缓冲器210A与210B只有在该致能信号EN被确立时(以及其逻辑互补信号ENB被停止确立时)被致能，因此，X_I+(X’_I+)的一边缘只有在该致能信号被确立时能分别经由该门控缓冲器210A(210B)而传播。图2A的时序平移器200被适当设计，从而X_I+的一边缘不会不间断地通过该串联的门控缓冲器210AB而传播，但总是会按照该时脉信号CLK的一边缘而恢复传播。通过这种方式，该时序信号X_I依据该时脉信号CLK而被平移。

为确保图2C的门控缓冲器210在导入一传播延迟时不会引起极性反转 (polarity inversion)，反相器链219中的串联反相器的总数目必须为一偶数，这是因为串联反相器的总数若为奇数会引起极性反转。

于一示范性的实施例中，所述四个门控缓冲器210A、210B、210C与210D是相同的，它们具有相同的传播延迟(当它们被致能时)，为了便于说明一示范性的实施例，假定一传播延迟为T_GB。图2E显示图2A的时序平移器200的一示范性的时序图，该致能信号EN原本为确立的(asserted)，时序信号成分X_I+于时间点251时具有一上升缘251E，而时序信号成分X_I－于时间点252具有一上升缘252E，时间点252与时间点251之间的差异为△，其是该输入时序信号X_I的一数值，X_I－的上升缘252E经由该门控缓冲器210C传播，并于时间点253时导致X’_I－的一上升缘253E，时间点253与时间点252之间的差异为T_GB，此是该门控缓冲器210C的传播延迟为T_GB，X’_I－的上升缘253E于时间点253触发该FSM 220以使其切换(toggle)，从而于时间点253时该致能信号EN被停止确立，因此，于时间点253时沿着该串联门控缓冲器210AB传播的X_I+的上升缘251E被停止。然而，于时间点253时，X_I+的上升缘251E已传播达到一总时间为T_GB+△，该时脉信号CLK于时间点254具有一上升缘254E，其触发该FSM 220以使其再度切换，从而该致能信号EN于时间点254时再次被确立，这促使沿着该串联门控缓冲器210AB传播的X_I+的上升缘251E再继续进行，既然该串联门控缓冲器210AB的总传播延迟为2T_GB，X_I+的上升缘251E需要一额外的时间{2T_GB－(T_GB+△)＝T_GB－△}来经由该串联门控缓冲器210AB完成传播。当X_I+的上升缘251E于时间点255时经由该串联门控缓冲器210AB完成传播，其导致X_O+的一上升缘255E，时间点255与时间点254之间的差异为T_GB－△，其为X_I+的上升缘251E于时间点254继续进行传播后X_I+的上升缘251E经由该串联门控缓冲器210AB完成传播所需的时间。最后，该时脉信号CLK的上升缘254E通过该门控缓冲器210D传播，于时间点256导致X_O－的一上升缘256E，时间点256与时间点254之间的差异为T_GB，其为该时脉信号CLK的上升缘254E经由该门控缓冲器210D传播所需的时间，时间点256与时间点255之间的差异从而为△，因此，该输出时序信号X_O的值等于该输入时序信号X_I的值。既然除了一传播延迟T_GB外，X_O－等同于该时脉信号CLK，该时序平移器200依据该时脉信号CLK所决定的一时序将该输入时序信号X_I平移为该输出时 序信号X_O，同时保留了该输入时序信号X_I的值。

值得注意的是所述四个门控缓冲器210A、210B、210C与210D相同一事仅是范例，而非图2A的时序平移器200的运作功能上的必要条件，当此条件无法被维持住，该时序平移器200仍可能保有运作功能，但该时序平移器200可适当处理的该输入时序信号X_I的值的范围可能会减少。

所述串联门控缓冲器210AB也可被描述及阐释为具有双倍传播延迟的单一门控缓冲器。于一示范性的实施例中，该门控缓冲器被描述及阐释为该第一门控缓冲器210A与该第二门控缓冲器210B的串联组合，藉此清楚说明该串联门控缓冲器210AB的传播延迟为该门控缓冲器210C与210D的传播延迟的二倍。

本发明的另一实施例为偏移时序平移器(offset time shifter)200A如图2F所示。除了该门控缓冲器210D被移除(或被绕过(bypassed))外，该偏移时序平移器200A完全等同于图2A的时序平移器200，且该时序信号CLK直接用来取代该逻辑信号X_O－，导致一替代的输出时序信号X’_O。于此示范性的实施例中，该替代的输出时序信号X’_O的值是等于该输入时序信号X_I的值减去该传播延迟T_GB，其为一固定的偏移量。

图2F的偏移时序平移器200A也能用来实施一时序加法器(time adder)。图3A依据一示范性的实施例显示一时序加法器300A的一功能方块图。时序加法器300A包含：一第一偏移时序平移器310，用来依据一时脉信号CLK接收一第一时序信号X₁(其组成包含二逻辑信号X₁₊与X_1－)与输出一逻辑信号X₃₊，其中X₃₊与该时脉信号CLK形成一第一偏移时序信号X_O1；以及一第二偏移时序平移器320，用来依据该时脉信号CLK接收一第二时序信号X₂(其组成包含二逻辑信号X₂₊与X_2－)与输出一逻辑信号X_3－，其中X_3－与该时脉信号CLK形成一第二偏移时序信号X_O2，于此处，图2F的偏移时序平移器200A的电路是用来当做该第一偏移时序平移器310与该第二偏移时序平移器320的一示范性的相对应结构。为了一示范性实施例的进一步说明，令该第一时序信号X₁的值为△₁，并令该第二时序信号X₂的值为△₂，如同前述说明，该第一偏移时序信号X_O1的值为△₁－T_GB，且该第二偏移时序信号X_O2的值为△₂－T_GB，因此，该时脉信号CLK与X₃₊之间的一时序差异为△₁－T_GB，且该时脉信号CLK与X_3－之间的一时序差异为△₂－T_GB，故该逻辑信号X_3－与 该逻辑信号X₃₊之间的一时序差异为△₁－△₂，因此，X₃₊与X_3－共同形成一第三时序信号X₃，其值为△₁－△₂。时序加法器300A因此接收该第一时序信号X₁与该第二时序信号X₂，并输出该第三时序信号X₃，藉此该第三时序信号X₃的值是等于该第一时序信号X₁的值减去该第二时序信号X₂的值。该时序加法器300因此等效地将该第二时序信号X₂从该第一时序信号X₁中减去。

于另一示范性的实施例中，图3B显示一示范性的时序加法器300B的一架构图。除了该二逻辑信号X₂₊与X_2－于被该第二偏移时序平移器320接收前被对换(swapped)外，该示范性的时序加法器300B是等同于图3A的时序加法器300A。由于该对换操作，该第三时序信号X₃的值是等于该第一时序信号X₁的值加上该第二时序信号X₂的值，该时序加法器300B因此接收该第一时序信号X₁与该第二时序信号X₂，并输出该第三时序信号X₃，从而该第三时序信号X₃的值是等于该第一时序信号X₁的值加上该第二时序信号X₂的值。

虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。