具有存储同步识别功能的多通道并行采集系统的制作方法

技术特征：

1.一种具有存储同步识别功能的多通道并行采集系统，包括N组ADC模块和FPGA模块，N的取值范围为N≥2，其中ADC模块对信号调理通道内的模拟信号进行采集，将采集数据发送给FPGA模块；FPGA模块中包含内部时钟模块、串并转换模块、触发模块、数据存储模块、数据处理模块，内部时钟模块生成FPGA内部时钟，发送给触发模块和数据存储模块；串并转换模块将采集数据进行串并转换，将转换后的并行采集数据发送给数据存储模块；触发模块生成有效触发信号发送给数据存储模块；数据存储模块在FPGA内部时钟和有效触发信号的控制下对并行采集数据进行缓存；数据处理模块从数据存储模块中读取数据进行处理后发送给后续模块；其特征在于：

第1个FPGA模块中触发模块接收触发通道发送的触发信号trs和内部时钟信号CCLK1，生成有效触发信号tr1，发送给数据存储模块和第2个FPGA模块；

第2至第N个FPGA中的每个FPGA模块，分别配置一个延迟模块和同步识别模块，同步识别模块包括控制模块、倍频模块、解串模块、数字序列检测模块；第i个FPGA中，i＝2,3,…,N，延迟模块接收第i-1个FPGA模块中触发模块输出的有效触发信号tri-1，按照延迟值Δi进行延迟后得到触发信号tr′i-1，输出至触发模块和同步识别模块，触发模块根据信号tr′i-1和内部时钟信号CCLKi生成有效触发信号tri，发送给数据存储模块和第i+1个FPGA模块；

第2至第N个FPGA模块中延迟模块的延迟值Δi在多通道并行采集系统初始化时由该FPGA模块中的同步识别模块按照FPGA序号依次进行确定，同步识别模块中各模块的具体工作为：

第i个FPGA中，同步识别模块中的控制模块按照预设周期对延迟模块的延迟值Δi进行周期性设置，时刻t的延迟值δ表示增加步长，控制模块监测数字序列检测模块发送的电平信号，如果是无效电平则不做任何操作，如果是有效电平，则判断是否是第一次接收到有效电平，如果是，记录当前的延迟值为Δi(1)，如果是第二次接收到有效电平，则记录当前的延迟值为Δi(2)，停止对延迟值的周期性修改，计算延迟模块的延迟值

倍频模块接收内部时钟信号CCLKi进行K倍倍频，将生成的时钟信号CCLKi′发送给解串模块；解串模块获取延迟后触发信号tr′i-1，采用时钟信号CCLKi′对tr′i-1进行解串处理，将得到的数字序列发送给数字序列检测模块；数字序列检测模块对接收到的数字序列进行检测，如果是连续的K个1和K个0组成的序列，则向控制模块发送无效电平，否则向控制模块发送一个有效电平。