驱动电路的制作方法

技术领域

本发明有关于驱动电路，特别是有关于可解决目前可携式系统中的混合电压问题的驱动电路。

背景技术：

现今的混合电压源已常用在可携式系统或电子系统中的集成电路(IC)的不同的元件上，例如模拟电路及数字电路。举例来说，在一IC中的模拟电路及数字电路往往使用不同的电压电平。除此之外，因为IC制程的缘故，在同一个IC中往往也需使用到除了用于模拟电路及数字电路的两个电压电平之外的一额外电压电平。意即该额外电压电平需提供至该IC中的某些单元或元件。因此，在传统的IC中往往使用一复杂的驱动电路以提供该额外电压电平，其不利于IC的微型化且会增加功率消耗。

技术实现要素：

本发明提供一种驱动电路，用以依据一输入信号及一参考电压产生一输出信号，该驱动电路包括：一电平调节器，用以接收具有一第二电压电平的该参考电压及具有一第一电压电平的该输入信号以产生一参考信号；一差动放大器，耦接至该电平调节器，其具有一第一输入端耦接至该参考信号，一第二输入端耦接至该输出信号，以及一输出端，其中具有一第三电压电平的一操作电压提供至该差动放大器；以及一输出级，耦接至该差动放大器的该第二输入端及该输出端，用以接收该输入信号及该操作电压以产生该输出信号，其中该差动放大器的该第二输入端依据该输入信号耦接至该差动放大器的该输出端，其中该第一电压电平小于该第三电压电平，且该第二电压电平介于该第一电压电平及该第三电压电平之间。

本发明更提供一种驱动电路，用以依据具有一第一电压电平的一输入信号及具有一第二电压电平的一参考电压以产生一输出信号，该驱动电路包括：一差动放大器，其具有一第一输入端耦接至该参考电压，一第二输入端耦接至该输出信号，以及一输出端，其中具有一第三电压电平的一操作电压提供至该差动放大器；以及一输出级，耦接至该差动放大器的该第二输入端及该输出端，用以接收该输入信号及该操作电压以产生该输出信号，其中该第二输入端依据该输入信号耦接至该差动放大器的该输出端，其中该第一电压电平小于该第三电压电平，且该第二电压电平介于该第一电压电平及该第三电压电平之间。

本发明更提供一种驱动电路，用以依据由具有一第一电压电平的一输入级电压所产生的一输入信号及具有第二电压电平的一参考电压产生一输出信号。该驱动电路包括：一差动放大器，具有一第一输入端耦接至该参考电压、一第二输入端耦接至该输出信号、以及一输出端，其中该差动放大器的电力由具有一第三电压电平的一操作电压所提供；一输出级，耦接至该差动放大器的该第二输入端及该输出端，用以接收该输入信号及该操作电压以产生该输出信号，其中该第二输入端依据该输入信号耦接至该差动放大器的该输出端，其中该第一电压电平低于该第三电压电平，且该第二电压电平介于该第一电压电平及该第三电压电平之间。

其中该操作电压依据该输入信号及该输入级电压所产生。

本发明的驱动电路可降低面积及功率消耗。

附图说明

图1是显示依据本发明一实施例的驱动电路100的功能方块图。

图2A是显示依据本发明一实施例的驱动电路100的详细电路图。

图2B是显示依据本发明一实施例的差动放大器120的一示意图。

图3是显示依据本发明一实施例的带差电压参考电路的电路图。

图4A～4D是显示依据本发明图2B的实施例中的不同电压电平及驱动电流与时间的关系图。

图5是显示依据本发明另一实施例的驱动电路100的功能方块图。

图6A是显示依据本发明一实施例中的切换式电容升压器600的电路图。

图6B是显示依据本发明一实施例中的切换式电容升压器600A的电路图。

图6C是显示依据本发明一实施例中的主要逻辑门的输出及充电信号的波形图。

图7是显示依据本发明图6A的实施例中操作电压、输入信号Vi、及输出信号V0随着时间变化关系的波形图。

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。

在电子系统中往往会具有不同的操作电压以提供至其模拟电路(例如1.8V)及数字电路(例如1.0V)。不同的规格可能会需要使用不同于这些操作电压的其他电压电平。举例来说，移动工业处理器接口(Mobile Industry Processor Interface，MIPI)的规格中需要产生具有0V及1.2V电压电平的输出信号。因此，需要一种驱动电路以产生具有驱动能力的这些电压电平。图1是显示依据本发明一实施例的驱动电路100的功能方块图。驱动电路100包括一电平调节器(level shifter)110、一差动放大器120及一输出级(outputstage)130。请参考图1，电平调节器110耦接至一输入信号V_i(其具有一第一电压电平)以及一参考电压V_ref(其具有一第二电压电平，参考图2A)，并输出一参考信号V_r至差动放大器120的一第一输入端(例如图1中的+端)。该参考电压V_ref的第二电压电平表示驱动电路100的输出信号V_o所需要的电压电平，且其可通过不具有电流驱动能力的一带差电压参考电路(bandgap voltage reference circuit)所产生(其细节将详述于后)。差动放大器120的输出端及其第二输入端耦接至输出级130。输出级130亦耦接至输入信号V_i以做为另一输入，并提供一输出信号V_o，其即为驱动电路100的输出。差动放大器120及输出级130均可接受具有一第三电压电平的一操作电压以进行操作。在一实施例中，该第三电压电平高于该第一电压电平，且该第二电压电平介于该第一电压电平及该第三电压电平之间。当经由输出级130形成一负反馈回路时，差动放大器120的第一输入端及第二输入端会形成虚拟短路(virtual short)。因此，差动放大器120的第二输入端的信号(即V_o)与差动放大器120的第一输入端的参考信号V_r相同。

图2A是显示依据本发明一实施例的驱动电路100的详细电路图。以下将介绍驱动电路100中的各元件的运作。电平调节器110的运作基于输入信号V_i。该输入信号V_i耦接至P型场效晶体管(下述为P型晶体管)MP3的栅极以及N型场效晶体管(下述为N型晶体管)MN4的栅极。N型晶体管MN4的源极耦接至地。P型晶体管MP3的源极耦接至参考电压V_ref。N型晶体管MN4及P型晶体管MP3的漏极均耦接于节点B，意即差动放大器120的第一输入端。因此，可依据输入信号V_i在节点B获得参考信号V_r。举例来说，假设输入信号V_i处于0V的低逻辑电平且参考电压V_ref处于1.2V的固定电压，P型晶体管MP3被开启且N型晶体管MN4被关闭，使得参考信号V_r约略在1.2V的电压电平。假设输入信号V_i处于1V的高逻辑电平，N型晶体管MN4会被开启，使得在节点B的参考信号V_r会被下拉至0V。输出级130的运作亦是基于输入信号V_i。输出级130包括N型晶体管MN1、MN2及MN5。N型晶体管MN2及MN5的栅极均由输入信号V_i所控制，且N型晶体管MN2及MN5的源极均耦接至地。N型晶体管MN5的漏极耦接至差动放大器120的输出端，且N型晶体管MN2的漏极耦接至可提供输出信号V_o的差动放大器120的第二输入端。N型晶体管MN1其栅极耦接至差动放大器120的输出端，其源极耦接至差动放大器120的第二输入端，且其漏极耦接至操作电压VDD。因此，可依据输入信号V_i在差动放大器120建立一负反馈回路。举例来说，假设输入信号V_i处于0V的低逻辑电平，N型晶体管MN2及MN5均被关闭，使得N型晶体管MN1由差动放大器120的输出端至第二输入端形成一负反馈回路。因此，差动放大器120的第一输入端及第二输入端会形成虚拟短路，故在差动放大器120的第二输入端的输出信号V_o与在差动放大器120的第一输入端的参考信号V_r(如上所述，约为1.2V)相同。假设输入信号V_i处于1.0V的高逻辑电平，N型晶体管MN2及MN5会被开启，使得N型晶体管MN1被关闭且无反馈回路。输出信号V_o会经由N型晶体管MN2而被下拉至0V。在此时，参考信号V_r亦如同前述为0V，然而，这并不是因为虚拟短路的缘故。在输出级130中的上拉的N型晶体管MN1及下拉的N型晶体管MN2可提供驱动后续电路的驱动能力。除此之外，由于上拉及下拉的晶体管均是由N型晶体管所制成，因N型晶体管的驱动能力一般来说是P型晶体管的2～3倍，故其可节省晶片面积。差动放大器120亦可接受具有第三电压电平(例如1.8V)的操作电压VDD以进行运作。在另一实施例中，参考电压V_ref可不经由电平调节器110而直接耦接至差动放大器120的第一输入端。因为当输入信号V_i处于高逻辑电平时在差动放大器120的第一输入端及第二输入端不会形成虚拟短路，无论差动放大器120的第一输入端的信号电平为何，输出信号V_o均会被下拉至0V。在另一实施例中，场效应晶体管亦可替换为双载流子接面晶体管(bipolar junction transistor，BJT)。

图2B是显示依据本发明一实施例的差动放大器120的一示意图。如图2B所示，一操作电压VDD提供至一示范性的差动放大器120，且该差动放大器120在节点A(即差动放大器120的输出端)提供一输出电压V_a。差动放大器120通过P型晶体管对MP1及MP2耦接至操作电压VDD，且通过N型晶体管MN3耦接至地。N型晶体管MN3的栅极由一偏压电压V_B所控制，该偏压电压V_B可开启/关闭N型晶体管MN3以致能/禁能差动放大器120。在另一实施例中，差动放大器120通过一电流源(即N型晶体管MN6及MN7的源极均耦接至已耦接至地的一电流源)以耦接至地。差动放大器120的第一输入端(N型晶体管MN6的栅极)耦接至具有参考信号V_r的节点B。差动放大器120的第二输入端(N型晶体管MN7的栅极)耦接至位于输出级130的节点C，借以提供驱动电路100的输出信号V_o。需注意的是，对于本领域技术人员而言，当了解差动放大器120可用许多形式来实现。在一实施例中，差动放大器120可由双载流子接面晶体管(BJT)来实现。

数个输入电压电平提供至输出级130，例如VDD、V_a及V_i。举例来说，操作电压VDD提供至N型晶体管MN1的漏极。N型晶体管MN1的栅极及N型晶体管MN5的漏极均耦接至具有电压电平V_a的节点A(即差动放大器120的输出端)。N型晶体管MN5的栅极及N型晶体管MN2的栅极均耦接至输入信号V_i。N型晶体管MN1的源极及N型晶体管MN2的漏极均耦接至差动放器120的第二输入端(N型晶体管MN7的栅极)。N型晶体管MN2的源极及N型晶体管MN5的源极均耦接至地。举例来说，假设输入信号V_i处于0V的低逻辑电平，N型晶体管MN4、MN5及MN2均被关闭。意即差动放大器120的第一输入端(具有参考信号V_r的N型晶体管MN6的栅极)的电压电平即为参考电压V_ref(例如1.2V)。同时，N型晶体管MN1会被开启且输出信号V_o会被上拉至与参考信号V_r相同的电压电平(例如1.2V)。举例来说，若操作电压VDD为1.8V，电压V_a约为1.6V。相反地，假设输入信号V_i处于1V的高逻辑电平，N型晶体管MN4、MN5及MN2会被开启。意即差动放大器120的第一输入端的参考信号V_r及输出信号V_o均会被下拉至0V(即接地)。

图3是显示依据本发明一实施例的带差电压参考电路的电路图。带差电压参考电路可提供非常稳定的参考电压而不受到温度及电源变化的影响。在一实施例中，参考电压V_ref可由带差电压参考电路300所产生，如图3所示。一电压源VCC提供至运算放大器(operational amplifier)310。运算放大器310的负输入端连接至数个相同的BJT(例如：BJT 320～350)的集极，该些BJT320～350具有共同的集极及一共同的射极。BJT 320～350的基极连接至其共同集极。运算放大器310的正输入端连接至BJT 360的集极。电阻R1、R2及R3，举例来说，分别为5K、5K及390Ω。因此，横跨于BJT 320～350的共同集极及共同射极的电压为V_BE4X，且横跨于BJT 360的集极及地之间的电压为V_BE1X。更进一步而言，通过电阻R3的电流I_PTAT为(V_BE1X-V_BE4X)/R3。因此，由带差电压参考电路300所产生的参考电压Vref可由下列公式计算而得：

V_ref＝V_BE1X+(V_BE1X–V_BE4X)×(5K/390)

需注意的是带差电压参考电路300的输出电压可为一固定值1.2V。更详细而言，虽然电压V_BE4X及V_BE1X会因为温度改变而产生变化，但电压V_BE4X及V_BE1X之间的差值可保持在一定值，使得电压V_ref的电平可约略固定在1.2V。然而，因为带差电压参考电路300并不具有上拉及下拉晶体管以提供驱动能力，带差电压参考电路300并无法提供足够的电流以驱动其他电路。因此，驱动电路100的驱动电流主要来自输出级130。图4A～4D是显示依据本发明图2B的实施例中的不同电压电平及驱动电流与时间的关系图。在此实施例中，第一电压电平为1V，第二电压电平为1.2V，且第三电压电平为1.8V。如图4B～4D所示，当输入信号V_i处于0V的低逻辑电平时，参考信号V_r及输出信号V_o均在1.2V的电压电平。当输入信号V_i处于1V的高逻辑电平时，参考信号V_r及输出信号V_o均会被快速地下拉至0V的电压电平(意即接地)。由图4A，需注意到当输出信号V_o转换至高逻辑电平(即上拉)时，驱动电流I_VDD(即由操作电压VDD所供应的电流，可包括流过P型晶体管对MP1及MP2的源极的一第一驱动电流以及流过N型晶体管MN1的漏极的一第二驱动电流)会产生一高峰值，且在包含当输出信号由高逻辑电平转换为低逻辑电平时的其他时间会维持约略为0A。因此，可在驱动电流I_VDD几乎不消耗稳定功率的情况下提供驱动能力。

图5是显示依据本发明另一实施例的驱动电路100的功能方块图。为了降低电路布局(layout)面积并使用高速的应用，在驱动电路100会较倾向使用低电压的装置(由具有较低的电压容忍度的先进CMOS制程所制造出的装置)而不使用高电压的装置。举例来说，这些低电压装置会需要其漏极－栅极电压差小于1.2V，借以防止漏极－栅极的“击穿效应(punch through)”。在图5中的驱动电路100的输出级130与图2A类似，其差别在于额外的一个P型晶体管MP4耦接于N型晶体管MN1的源极及差动放大器120的第二输入端，且额外的一个N型晶体管MN8耦接于N型晶体管MN5的漏极与差动放大器120的输出端。在图5的实施例中，参考电压V_ref可在没有电平调节器110时直接耦接于差动放大器120的第一输入端。在另一实施例中，可类似地与图2A同样加入电平调节器110。差动放大器120可同样地以上述的方式实现。P型晶体管MP4具有一栅极端耦接至输入信号V_i、一源极端耦接至N型晶体管MN1的源极端、以及一漏极端耦接至差动放大器120的第二输入端。N型晶体管MN8具有一栅极端及一漏极端，其均耦接至差动放大器120的输出端，以及一源极端耦接至N型晶体管MN5的漏极。在图5中的驱动电路100的运作类似于前述实施例。举例来说，假设输入信号V_i位于0V的低逻辑电平，N型晶体管MN2及MN5均会被关闭且P型晶体管MP4会被开启，使得N型晶体管MN1及P型晶体管MP4在由差动放大器120的输出端至其第二输入端形成一负反馈回路。假设输入信号V_i位于1.0V的高逻辑电平，N型晶体管MN2及MN5均会被开启且P型晶体管MP4会被关闭，使得N型晶体管MN1被关闭且没有反馈回路。N型晶体管MN1的源极端的电压可由P型晶体管MP4及N型晶体管MN1的一分压所决定，此时P型晶体管MP4及N型晶体管MN1均被关闭。通过设计N型晶体管MN1及P型晶体管MP4的长宽比，在N型晶体管MN1的源极端的电压可设计为在操作电压VDD(例如1.8V)及0V之间的一电压电平，例如是1.2V。因此，N型晶体管MN1及P型晶体管MP4会具有小于1.2V的一漏极－源极电压差V_ds。因为电压V_a可能高至1.6V，以二极管方式连接的N型晶体管MN8可同样地防止N型晶体管MN5的漏极－源极电压差V_ds超过1.2V，如上述实施例所述。

在图1至图5的实施例中，操作电压VDD可具有由一电源供应器(例如1.8V的模拟电源供应器)所提供的一第三电压电平。在一些实施例中，依据一输入级电压VEE(例如一数字电源供应器)通过一切换式电容升压器可产生操作电压VDD，其中该输入级电压VEE提供了输入信号V_i的该第一电压电平，可去除额外的高电压电源供应器及相关的PCB板绕线的需求。图6A是显示依据本发明一实施例中的切换式电容升压器600的电路图。切换式电容升压器(switched-capacitor booster)600包括N型晶体管MN9、P型晶体管MP5及MP6、电容C₀、以及反相器601。N型晶体管MN9具有一栅极端耦接至输入信号V_i、一源极端耦接至地、以及一漏极端。P型晶体管MP5具有一栅极端耦接至N型晶体管MN9的漏极端、一漏极端耦接至输入级电压VEE、以及一源极端。P型晶体管MP6具有一栅极端耦接至输入信号V_i、一漏极端耦接至N型晶体管MN9的漏极端、以及一源极端。P型晶体管MP5及MP6的源极端均耦接至电容C₀的一第一端，其亦提供了操作电压VDD。反相器601的输入耦接于输入信号V_i，且反相器601的输出(产生输入信号V_i的反相信号)耦接至电容C₀的一第二端。举例来说，假设输入信号V_i具有1V的高逻辑电平，N型晶体管MN9会被开启且P型晶体管MP6会被关闭。因此，P型晶体管MP5会被开启且电容C₀的第一端会被充电至输入级电压VEE(例如1V)。电容C₀的第二端会被充电至高逻辑电平1V的反相逻辑电平，意即0V的低逻辑电平。因此，1V的电压差会储存于电容C₀。当输入信号V_i具有0V的低逻辑电平，N型晶体管MN9会被关闭且P型晶体管MP6会被开启，因此P型晶体管MP5会被关闭。提供操作电压VDD的电容C₀的第一端在此情况下会浮接(floating)。电容C₀的第二端会被充电至0V的低逻辑电平的反相逻辑电平，意即1V的高逻辑电平，并将电容C₀的第一端的电压电平升压至接近2倍的输入级电压VEE。因为电荷由电容C₀流动至驱动电路100，操作电压VDD的实际电压电平约为1.6V至1.8V，其电压电平已够高让驱动电路100正常运作。需注意的是，所产生的操作电压VDD并不是固定的直流电压，然而，因为操作电压VDD仅用于当输入信号为低逻辑电平时让驱动电路100拉升输出电压V_o，在当输入信号V_i为高逻辑电平时的操作电压VDD的变化是较不需要关心的。

图6B是显示依据本发明一实施例中的切换式电容升压器600A的电路图。当使用切换式电容升压器以产生操作电压VDD时，若输出电容负载相当大，因为电容C₀可能无法提供足够的电荷至输出电容负载，输出信号V_o可能不会达到所需的参考电压V_ref的第二电压电平。相较于图6A中的切换式电容升压器600，切换式电容升压器600A还包括一电容调整电路610以及一充电控制器620。电容调整电路610包括一P型晶体管对MP7及MP8，其依据耦接至P型晶体管MP7及MP8的第一充电信号V_GP7,8而将电容C₀的第一端及第二端(分别耦接至P型晶体管MP7及MP8的漏极)分别耦接至电容C₁的第一端及第二端(分别耦接至P型晶体管MP7及MP8的源极)。电容调整电路610还包括一P型晶体管对MP9及MP10，其依据耦接至P型晶体管MP9及MP10的一第二充电信号V_GP9,10而分别将电容C₁的第一端及第二端耦接至输入级电压VEE及地。P型晶体管MP9具有一源极端耦接至输入级电压VEE、以及一漏极端耦接至电容C₁的第一端，且P型晶体管MP10具有一源极端耦接至电容C₁的第二端、以及一漏极端耦接至地。因此，当第一充电信号V_GP7,8为低逻辑电平时，P型晶体管对MP7及MP8将电容C₁及电容C₀平行耦接(因此增加了在操作电压VDD的总体的电容值及储存的电荷)，且当第二充电信号V_GP9,10为低逻辑电平时，P型晶体管对MP9及MP10将电容C₁充电至输入级电压VEE的一电压差(即第一电压电平)。第一充电信号V_GP7,8及第二充电信号V_GP9,10均由充电控制器620所产生。在一实施例中，第一充电信号V_GP7,8为第二充电信号V_GP9,10的反相逻辑信号。在另一实施例中，仅在当第二充电信号V_GP9,10为高逻辑电平，且输出信号V₀低于参考电压V_ref超过某一偏移值时，第一充电信号V_GP7,8方为低逻辑电平。这种设计仅当输出电压V₀显著地低于参考电压V_ref时(意即有大输出电容负载)，才将电容C₁平行耦接于电容C₀以提供操作电压VDD，因而降低了电容C₁的放电功耗。

请参考图6B，在一实施例中，充电控制器620包括逻辑门621、622、631及632、比较器623、以及时序延迟电路641、642及643。对于本发明领域技术人员来说，当了解时序延迟电路641～643可用许多方式来实现，且可为可在其输入端及输出端的信号之间提供延迟的任何电路。时序延迟电路641～643依序串联耦接，且时序延迟电路641接收输入信号V_i为其输入。逻辑门631可为一与门(AND Gate)，其具有一输出端、一第一输入端以接收输入信号V_i的反相信号、以及一第二输入端以接收来自时序延迟电路641的输出(即具有1单位时间延迟的输入信号V_i)。逻辑门632可为一与门(AND Gate)，其具有一输出端、一第一输入端以接收来自时序延迟电路642的输出(即具有2单位时间延迟的输入信号V_i)的反相信号、以及一第二输入端以接收来自时序延迟参数643的输出(具有3单位时间延迟的输入信号V_i)。在一实施例中，逻辑门632还包括一第三输入端以接收一控制信号V_C，其中当该控制信号为低逻辑电平，在输入信号V_i的各周期的期间，电容C₁会被充电/放电1次。当该控制信号V_C为高逻辑电平(或是当没有第三输入接收该控制信号V_C)，在输入信号V_i的各周期的期间，电容C₁会被充电/放电2次。逻辑门622可为一或门(OR Gate)，其具有一输出端用以产生该第二充电信号V_GP9,10、一第一输入耦接至逻辑门631的输出端、以及一第二输入端耦接至逻辑门632的输出端。比较器623具有一偏移值(例如0.05V)，并且包括一第一输入端耦接至参考电压V_ref(例如1.2V)、一第二输入端耦接至输出信号V_o、以及一输出端。当输出信号V_o小于参考电压且输出信号V_o与参考电压之间的差值超过该偏移值时(例如V_o<1.15V)，比较器623的输出端可输出高逻辑状态，反之则输出低逻辑状态。逻辑门621可为一与非门(NAND Gate)，其具有一输出端用以产生该第一充电信号V_GP7,8、一第一输入端耦接至逻辑门622的输出端、以及一第二输入端耦接至比较器623的输出端。

图6C是显示依据本发明一实施例中当比较器623输出高逻辑状态时的主要逻辑门的输出及充电信号的波形图。请参考图6C可得知当控制信号V_C为低逻辑状态时，在输入信号V_i的各周期的期间，电容C₁会被充电/放电1次，且当控制信号为高逻辑状态时，在输入信号V_i的各周期的期间，电容C₁会被充电/放电2次。当电容C₁在每个周期被充电/放电超过1次，电容C₁会提供更多的电荷至输出电容负载，因此可大幅增加驱动能力。通过同样地增加串联的时序延迟电路及逻辑门(即逻辑门632)的数量，在输入信号V_i的各周期的期间，充电控制器620可用以充电/放电超过2次。在另一实施例中，若电容C₁在各周期中仅需要被充电/放电1次，时序延迟电路642及643、以及逻辑门622及632则可被移除，且逻辑门621的第一输入端可耦接至逻辑门631(其用以产生第二充电信号V_GP9,10)的输出。在一些实施例中，比较器623可被移除，且逻辑门621可为一反相器，其具有一输入端耦接至逻辑门622的输出、以及一输出端用以产生该第一充电信号V_GP7,8(即第一充电信号V_GP7,8为第二充电信号V_GP9,10的反相信号)。在此实施例中，不管输出信号V_o及参考电压V_ref的电压电平为何，电容C₁皆平行耦接于电容C₀以提供操作电压VDD。

图7是显示依据本发明图6A的实施例中操作电压VDD、输入信号V_i、及输出信号V_o随着时间变化关系的波形图。在此实施例中，第一电压电平为1V，且第二电压电平为1.2V。如图7所示，当输入信号V_i具有1V的高逻辑电平，操作电压VDD会被充电至1V；然而，因为输出信号V_o具有0V的低逻辑电平，故不会被操作电压VDD的实际电压电平所影响。当输入信号V_i具有0V的低逻辑电平时，操作电压VDD会被升压至接近1V的2倍(即2V)。因为电荷会由电容C₀流动至驱动电路100，操作电压VDD的实际电压电平约为1.6V至1.8V，其电压电平已足够高让驱动电路100正常运作，可由输出信号V_o的1.2V的高逻辑电平的波形得到确认。

综上所述，本发明揭露一种驱动电路，其可提供不同于多个操作电压的电压电平。因为本发明的驱动电路的电路设计已经简化，与传统的驱动电路相比，本发明的驱动电路可降低面积及功率消耗。

以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

附图中符号的简单说明如下：

100～驱动电路；

110～电平调节器；

120～差动放大器；

130～输出级；

300～带差电压参考电路；

310～运算放大器；

320－360～双载流子接面晶体管；

600、600A～切换式电容升压器；

601～反相器；

610～电容调整电路；

620～充电控制器；

621－622、631－632～逻辑门；

623～比较器；

641－643～时序延迟电路；

V_BE4X、V_BE1X～电压；

I_PTAT～电流；

R1－R3～电阻；

V_i～输入信号；

V_o～输出信号；

V_r～参考信号；

V_ref～参考电压；

V_B～偏压电压；

VDD～操作电压；

VCC～电压源；

I_VDD～驱动电流；

t1－t3～时间；

+、－～输入端；

A、B、C～节点；

MN1－MN9～N型晶体管；

MP1－MP10～P型晶体管；

C₀、C₁～电容；

VEE～输入级电压；

V_C～控制信号。