应用于电荷泵系统的时钟产生电路的制作方法

本实用新型涉及一种应用于电荷泵系统的时钟产生电路。

背景技术：

电荷泵用于获得高于电源电压的内部电压，广泛应用于存储器、显示驱动等芯片中。电荷泵系统主要由时钟产生电路、电荷泵和电压调整器构成。为了有效抑制输出电压的纹波，通常采用两个电荷泵进行分时乒乓操作，如附图1所示。

电荷泵1和电荷泵2的电平输入端VIN都连接到电源电压vext，电荷泵1的时钟脉冲输入端CK接收一振荡信号Clk，电荷泵2的时钟脉冲输入端CK接收另一振荡信号Clkn。振荡信号Clk和Clkn占空比都为50％，并且相位完全相反。电荷泵1和电荷泵2的输出端都连接到输出信号Vout。电荷泵1的输出电流iout1和电荷泵2的输出电流iout2之和即为总输出电流iout_total。输出信号Vout可输出至电容器C与负载。

当振荡信号Clk和Clkn维持在固定的电平时，输出信号Vout逐渐下降；反之，当振荡信号Clk和Clkn在高低电平变化时，根据振荡信号Clk和Clkn的上升沿(rising edge)，可使输出信号Vout逐渐上升。

电压调整器一般包括由电阻R1与电阻R2所组成的分压电路(voltage dividing circuit)和比较器(comparator)构成。分压电路接收输出信号Vout，并产生反馈信号Vfb；比较器的负输入端接收反馈信号Vfb，正输入端接收参考电压Vref，输出端产生控制信号En_osc，如附图2所示。

时钟产生电路的使能端连接到控制信号En_osc，生成电荷泵工作所需要的时钟信号Clk和Clkn。

传统时钟产生电路在停止工作时，输出时钟信号Clk和Clkn会被上拉到电源(高电平)或下拉到地(低电平)。这样可能会使时钟信号的占空比发生局部畸变，从而在输出电压Vout上出现毛刺，使输出纹波增大。下面以时钟产生电路停止工作时，输出时钟信号Clk被下拉到地(低电平)，Clkn被上拉到电源(高电平)为例加以说明：

如图3A所示，当使能信号En_osc由高变低之前，如果时钟产生电路的输出信号Clk处于低电平，而Clkn处于高电平，则在使能信号En_osc由高变低之后，时钟信号Clk继续保持为低电平，而Clkn继续保持为高电平，这时Clk和Clkn信号都没有出现占空比局部畸变。在使能信号En_osc为高电平及由高电平向低电平变化期间，电荷泵1和电荷泵2总是每隔一个时钟周期就输出一次电流脉冲。总输出电流iout_total上总是每隔半个时钟周期就出现一次电流脉冲。

如图3B所示，当使能信号En_osc由高变低之前，如果时钟产生电路的输出信号Clk处于高电平，而Clkn处于低电平，则在使能信号En_osc由高变低之后，时钟信号Clk被下拉到低电平，而Clkn被上拉到高电平，这时，Clk和Clkn信号由于距上次翻转尚未达到半个周期就又发生了翻转，因此占空比出现了局部畸变。在使能信号En_osc为高电平及由高电平向低电平变化期间，电荷泵2并不总是每隔一个时钟周期就输出一次电流脉冲，会出现在距上次输出电流脉冲不到一个时钟周期就又输出一次电流脉冲的情况，此电流脉冲与电荷泵1的输出电流iout1相叠加后，在总输出电流iout_total上就出现了一个毛刺，将会导致输出信号Vout上出现电压毛刺，从而使其纹波增大。

以上是以时钟产生电路停止工作时，输出时钟信号Clk被下拉到地(低电平)，Clkn被上拉到电源(高电平)为例。对于时钟产生电路停止工作时，输出时钟信号Clk被上拉到电源(高电平)，Clkn被下拉到地(低电平)的情况，类似于此。

技术实现要素：

本实用新型的目的在于解决现有电路会导致输出电压纹波增大的问题，提供一种可避免因时钟占空比出现局部畸变而致使输出电压纹波增大的应用于电荷泵系统的时钟产生电路。

为了实现上述目的，本实用新型采用以下技术方案予以实现：

一种应用于电荷泵的时钟产生电路，所述时钟产生电路包括：

偏置电路，用于产生环形振荡器的偏置电压；

环形振荡器，由奇数个振荡单元首尾相连而构成，产生时钟信号clk0；

占空比调整电路，对环形振荡器生成的时钟信号clk0进行处理，将其占空比调整为50％；

缓冲级，生成互补时钟信号clk和clkn并增强其驱动能力；

锁存处理电路，当时钟产生电路的使能信号En_osc为高电平时，将占空比调整后的时钟信号clk1反相后输出时钟信号clk2；当时钟产生电路的使能信号En_osc由高电平变成低电平时，将发生改变前一时刻的状态锁存后输出时钟信号clk2。

本实用新型进一步的改进在于：

所述环形振荡器采用电流饥饿型环型振荡器。

所述占空比调整电路采用D触发器将时钟信号clk0的占空比调整为50％。

所述锁存处理电路包括传输门TG1、传输门TG2、反相器INV1、反相器INV2、反相器INV3和反相器INV4；占空比调整电路的输出端接传输门TG1的输入端，传输门TG1的输出端分别接反相器INV3的输入端和传输门TG2的输出端；反相器INV3的输出端分为两路，一路为锁存处理电路的输出端，输出时钟信号clk2，另一路接反相器INV4的输入端，反相器INV4的输出端接传输门TG2的输入端；使能信号En_osc经反相器INV1后分为三路，第一路接传输门TG1的反相控制端，第二路接反相器INV2的输入端，第三路接传输门TG2的控制端；反相器INV2的输出端分为两路，一路接传输门TG1的控制端，另一路接传输门TG2的反相控制端。

当所述传输门TG2导通时，所述反相器INV3、反相器INV4和传输门TG2构成一个锁存器，将使能信号En_osc由高电平向低电平变化前一时刻的状态保存在该锁存器中并输出至缓冲级。

所述缓冲级包括反相器INV5、反相器INV6以及反相器INV7，时钟信号clk2分别接反相器INV5和反相器INV6的输入端，反相器INV5的输出端输出时钟信号clk，反相器INV6的输出端接反相器INV7的输入端，反相器INV7的输出端输出时钟信号clkn。

与现有技术相比，本实用新型具有以下有益效果：

本实用新型采用两个传输门和若干反相器组成的锁存处理电路，当使能信号为高时，能够生成占空比均为50％且相位互补的两路时钟信号；当使能信号由高变低时，能够将时钟产生电路停止工作前一时刻的状态进行锁存，从而避免了将输出时钟信号上拉到电源或下拉到地而导致时钟占空比局部畸变，输出电流出现毛刺，输出电压纹波增大的问题。

【附图说明】

图1是现有电荷泵系统的电路原理图；

图2是现有电荷泵中电压调整器的电路原理图；

图3A是现有时钟产生电路在满足使能信号En_osc由高变低时、时钟信号Clk为低电平的条件下的工作波形图；

图3B是现有时钟产生电路在满足使能信号En_osc由高变低时、时钟信号Clk为高电平的条件下的工作波形图；

图4是本实用新型的电路原理图；

图5A是本实用新型时钟产生电路在满足使能信号En_osc由高变低时、时钟信号clk1为低电平的条件下的工作波形图；

图5B是本实用新型时钟产生电路在满足使能信号En_osc由高变低时、时钟信号clk1为高电平的条件下的工作波形图。

【具体实施方式】

下面结合附图对本实用新型做进一步详细描述：

参见图4，本实用新型包括偏置电路、环形振荡器、占空比调整电路、锁存处理电路以及缓冲级；偏置电路的输出端接环形振荡器的偏置电压输入端，环形振荡器的输出端接占空比调整电路的输入端，占空比调整电路的输出端接锁存处理电路的输入端，锁存处理电路的输出端接缓冲级的输入端，缓冲级的两个输出端分别输出时钟信号clk和时钟信号clkn。偏置电路用于产生环形振荡器的偏置电压。环形振荡器由奇数个振荡单元首尾相连而构成，产生时钟信号clk0，可采用电流饥饿型环型振荡器。占空比调整电路，能够对环形振荡器生成的时钟信号clk0进行处理，将其占空比调整为50％，可采用D触发器来实现。缓冲级用于生成互补时钟信号clk和clkn并增强其驱动能力。

锁存处理电路包括传输门TG1、传输门TG2、反相器INV1、反相器INV2、反相器INV3和反相器INV4。占空比调整电路的输出端接传输门TG1的输入端，传输门TG1的输出端分别接反相器INV3的输入端和传输门TG2的输出端；反相器INV3的输出端分为两路，一路为锁存处理电路的输出端，输出时钟信号clk2，另一路接反相器INV4的输入端，反相器INV4的输出端接传输门TG2的输入端；使能信号En_osc经反相器INV1后分为三路，第一路接传输门TG1的反相控制端，第二路接反相器INV2的输入端，第三路接传输门TG2的控制端；反相器INV2的输出端分为两路，一路接传输门TG1的控制端，另一路接传输门TG2的反相控制端。当时钟产生电路的使能信号En_osc为高电平时，锁存处理电路将占空比调整后的时钟信号clk1反相后输出，得到时钟信号clk2。当时钟产生电路的使能信号En_osc由高电平变成低电平时，锁存处理电路将发生改变前一时刻的状态锁存后输出，得到时钟信号clk2。

缓冲级包括反相器INV5、反相器INV6以及反相器INV7，时钟信号clk2分别接反相器INV5和反相器INV6的输入端，反相器INV5的输出端输出时钟信号clk，反相器INV6的输出端接反相器INV7的输入端，反相器INV7的输出端输出时钟信号clkn。

本实用新型具体的工作过程如下：

偏置电路提供环形振荡器所需要的偏置电压Osc_bias；环形振荡器在偏置电压Osc_bias的作用下生成时钟信号clk0；时钟信号clk0作为占空比调整电路的输入，占空比调整电路将占空比调整为50％后，输出时钟信号clk1；时钟信号clk1作为锁存处理电路的输入信号；当时钟产生电路的使能信号En_osc为高电平时，传输门TG1导通，传输门TG2关断，时钟信号clk1通过传输门TG1和反相器INV3后输出，输出信号为clk2；当时钟产生电路的使能信号En_osc为低电平时，传输门TG1关断，时钟信号clk1的传输通道被切断。但传输门TG2导通，反相器INV3、反相器INV4和传输门TG2共同构成一个锁存器，将使能信号En_osc由高电平向低电平变化前一时刻的状态保存在该锁存器中并输出，输出信号为clk2。缓冲级将时钟信号clk2通过反相器INV5反相后输出，产生时钟信号clk；将时钟信号clk2通过反相器INV6和INV7后输出，产生时钟信号clkn。

图5A和图5B是本实用新型工作过程中的波形图，当使能信号En_osc为高电平时，锁存器未形成，时钟信号clk1通过传输门TG1和反相器INV3、反相器INV5、反相器INV6、反相器INV7正常传输并产生时钟信号clk和clkn。

当使能信号En_osc由高电平向低电平变化时，如果时钟信号clk1处于低电平，则En_osc变成低电平后，时钟信号clk1因被下拉而继续维持低电平，此时反相器INV3、反相器INV4和传输门TG2已构成锁存器，时钟信号clk2被锁存器锁在高电平，时钟输出信号clk维持低电平而clkn维持为高电平，如图5A所示。

当使能信号En_osc由高电平向低电平变化时，如果时钟信号clk1处于高电平，则En_osc变成低电平后，时钟信号clk1因被下拉而变为低电平，此时反相器INV3、反相器INV4和传输门TG2已构成锁存器，时钟信号clk2被锁存器锁在低电平，时钟输出信号clk维持高电平而clkn维持为低电平，如图5B所示。

使能信号En_osc由高电平向低电平变化后，输出时钟信号clk和clkn的占空比并未发生局部畸变，因而没有产生额外的毛刺，没有使输出电压纹波增加。

以上内容仅为说明本实用新型的技术思想，不能以此限定本实用新型的保护范围，凡是按照本实用新型提出的技术思想，在技术方案基础上所做的任何改动，均落入本实用新型权利要求书的保护范围之内。