一种差分考比兹压控振荡器的制作方法

本发明属于集成电路领域，特别涉及一种差分考比兹压控振荡器。

背景技术：

压控振荡器(voltage-controlledoscillator，vco)作为无线收发机中的关键部件之一，其对系统的性能起着至关重要的作用。压控振荡器的相位噪声将会通过与带外干扰的互易混频、恶化信号的误差矢量幅度以及抬升同时同频全双工系统的接收噪声基底等方式降低系统的性能。

随着互补金属氧化物半导体(cmos)工艺的特征尺寸的不断缩小，mos场效应晶体管(mosfet)的耐压能力也不断降低，从而迫使芯片的电源电压持续下降。然而，较低的电源电压严重限制了压控振荡器的性能：首先，压控振荡器的振荡幅度会受到电源电压的限制，而压控振荡器的远端相位噪声(1/f²区域)反比于振荡信号的功率，因此其远端相位噪声性能会恶化。其次，较低的栅源偏置电压导致晶体管工作在亚阈值区，使得振荡器的起振变得更加困难。最后，因为本振缓冲器需要给混频器提供轨到轨的本振信号，而较低的压控振荡器振荡摆幅会增大本振缓冲器的功耗。

考比兹压控振荡器由于其晶体管的脉冲工作模式而具有优异的相位噪声性能，因此广泛用于无线收发系统，一种典型的漏–源反馈差分考比兹压控振荡器结构如图1所示。然而，该结构在低电压工作条件下面临起振困难的问题，而且振荡器的输出摆幅也受限于电源电压。为了在低压条件下提高振荡器的输出摆幅，目前主要的方法包括使用变压器反馈技术和使用额外的电感。图2(a)展示了一种基于变压器反馈的低压交叉耦合nmos压控振荡器结构，其中nmos晶体管的漏极和源极均有电感，因此其漏极电压和源极电压均可以超过电源轨，从而达到提高振荡摆幅、降低相位噪声的目的。由于片上变压器的建模较为复杂，这增大了该结构的电路设计难度。图2(b)展示了一种增强摆幅的差分考比兹压控振荡器结构，通过在nmos晶体管源极增加额外的电感使得振荡电压可以低于地电平。然而，额外的电感需要占用较大的芯片面积，因此会增加芯片的成本。

技术实现要素：

本发明为解决上述技术问题，提出了一种差分考比兹压控振荡器，在无需使用额外无源器件的条件下，实现高振荡摆幅、低相位噪声以及短起振时间的优异性能。

本发明采用的技术方案是：一种差分考比兹压控振荡器，包括：第一负阻电路、第二负阻电路、负阻增强电路以及谐振电路；所述谐振电路为电感电容并联谐振结构，决定振荡器的振荡频率；所述第一负阻电路和第二负阻电路用于产生负阻，以抵消谐振电路的阻性损耗，从而产生稳定的振荡输出；所述负阻增强电路用于提高振荡器的负阻，降低起振难度；

所述第一负阻电路的第一端与负阻增强电路的第五端连接，第一负阻电路的第二端与谐振电路的第一端连接；所述谐振电路的第二端与第二负阻电路的第二端连接，谐振电路的第三端接电源vdd，谐振电路的第四端接频率调谐电压；所述第二负阻电路的第一端与负阻增强电路的第五端连接；所述第一负阻电路的第三端与负阻增强电路的第一端连接，第一负阻电路的第二端与负阻增强电路的第二端连接；所述第二负阻电路的第三端与负阻增强电路的第三端连接，第二负阻电路的第二端与负阻增强电路的第四端连接；所述负阻增强电路的第五端接地。

进一步地，所述谐振电路包括：第一电感、第二电感、第一变容器以及第二变容器；所述第一变容器的第一端与第一电感的第一端连接，共同作为谐振电路的第一端用于输出第一振荡信号；所述第一电感的第二端与第二电感的第一端连接，共同作为谐振电路的第三端；所述第二电感的第二端与第二变容器的第一端连接，共同作为谐振电路的第二端用于输出第二振荡信号；所述第二变容器的第二端与第一变容器的第二端连接，共同作为谐振电路的第四端。

进一步地，所述第一负阻电路包括：第一nmos晶体管、第一电容以及第二电容；所述第一nmos晶体管的栅极作为第一负阻电路的第二端，第一nmos晶体管的漏极接电源vdd，第一nmos晶体管的源极与第一电容的第一端连接；所述第一nmos晶体管的源极与第一nmos晶体管的体端连接，共同作为第一负阻电路的第三端；所述第一电容的第二端与第一nmos晶体管的栅极连接；所述第一nmos晶体管的源极还与第二电容的第一端连接；所述第二电容的第二端作为第一负阻电路的第一端。

进一步地，所述第二负阻电路包括：第二nmos晶体管、第三电容以及第四电容；所述第二nmos晶体管的栅极作为第二负阻电路的第二端，第二nmos晶体管的漏极接电源vdd，第二nmos晶体管的源极与第三电容的第一端连接；所述第二nmos晶体管的源极与第二nmos晶体管的体端连接，共同作为第二负阻电路的第三端；所述第三电容的第二端与第二nmos晶体管的栅极连接；所述第二nmos晶体管的源极还与第四电容的第一端连接；所述第四电容的第二端作为第二负阻电路的第一端。

进一步地，所述负阻增强电路包括：第三nmos晶体管与第四nmos晶体管；所述第三nmos晶体管的漏极作为负阻增强电路的第一端，第三nmos晶体管的栅极作为负阻增强电路的第四端；所述第三nmos晶体管的源极与第四nmos晶体管的源极连接，共同作为负阻增强电路的第五端；所述第三nmos晶体管的体端与第四nmos晶体管的漏极连接；所述第四nmos晶体管的漏极作为负阻增强电路的第三端，第四nmos晶体管的栅极作为负阻增强电路的第二端；所述第四nmos晶体管的体端与第三nmos晶体管的漏极连接。

本发明的另一技术方案为：一种差分考比兹压控振荡器，其特征在于，包括：第一负阻电路、第二负阻电路、负阻增强电路以及谐振电路；所述谐振电路为电感电容并联谐振结构，决定振荡器的振荡频率；所述第一负阻电路和第二负阻电路用于产生负阻，以抵消谐振电路的阻性损耗，从而产生稳定的振荡输出；所述负阻增强电路用于提高振荡器的负阻，降低起振难度；

所述第一负阻电路的第一端与负阻增强电路的第五端连接，第一负阻电路的第二端与谐振电路的第一端连接；所述谐振电路的第二端与第二负阻电路的第二端连接，谐振电路的第三端接地，谐振电路的第四端接频率调谐电压；所述第二负阻电路的第一端与负阻增强电路的第五端连接；所述第一负阻电路的第三端与负阻增强电路的第一端连接，第一负阻电路的第二端与负阻增强电路的第二端连接；所述第二负阻电路的第三端与负阻增强电路的第三端连接，第二负阻电路的第二端与负阻增强电路的第四端连接；所述负阻增强电路的第五端接电源vdd。

进一步地，所述谐振电路包括：第一电感、第二电感、第一变容器以及第二变容器；所述第一变容器的第一端与第一电感的第一端连接，共同作为谐振电路的第一端用于输出第一振荡信号；所述第一电感的第二端与第二电感的第一端相接，共同作为谐振电路的第三端；所述第二电感的第二端与第二变容器的第一端连接，共同作为谐振电路的第二端用于输出第二振荡信号；所述第二变容器的第二端与第一变容器的第二端连接，共同作为谐振电路的第四端。

进一步地，所述第一负阻电路包括：第一pmos晶体管、第一电容以及第二电容；所述第一pmos晶体管的栅极作为第一负阻电路的第二端，第一pmos晶体管的漏极接地，第一pmos晶体管的源极作为第一负阻电路的第三端，第一pmos晶体管的源极与第一电容的第一端连接；所述第一pmos晶体管的源极与第一pmos晶体管的体端连接，共同作为第一负阻电路的第三端；所述第一电容的第二端与第一pmos晶体管的栅极连接；所述第一pmos晶体管的源极还与第二电容的第一端连接；所述第二电容的第二端作为第一负阻电路的第一端。

进一步地，所述第二负阻电路包括：第二pmos晶体管、第三电容以及第四电容；所述第二pmos晶体管的栅极作为第二负阻电路的第二端，第二pmos晶体管的漏极接地，第二pmos晶体管的源极作为第二负阻电路的第三端，第二pmos晶体管的源极与第三电容的第一端连接；所述第二pmos晶体管的源极与第二pmos晶体管的体端连接，共同作为第二负阻电路的第三端；所述第三电容的第二端与第二pmos晶体管的栅极连接；所述第二pmos晶体管的源极还与第四电容的第一端连接；所述第四电容的第二端作为第二负阻电路的第一端。

进一步地，所述负阻增强电路包括：第三pmos晶体管与第四pmos晶体管；所述第三pmos晶体管的漏极作为负阻增强电路的第一端，第三pmos晶体管的栅极作为负阻增强电路的第四端；所述第三pmos晶体管的源极与第四pmos晶体管的源极连接，共同作为负阻增强电路的第五端；所述第三pmos晶体管的体端与第四pmos晶体管的漏极连接；所述第四pmos晶体管的漏极作为负阻增强电路的第三端，第四pmos晶体管的栅极作为负阻增强电路的第二端；所述第四pmos晶体管的体端与第三pmos晶体管的漏极连接。

本发明的有益效果：本发明的一种差分考比兹压控振荡器，通过采用无尾电流源结构，在去掉了尾电流源对振荡器相位噪声的贡献的同时，也降低了振荡器所需的最小电源电压；通过调节电容分压比，振荡器在低电源电压条件下可以得到超过电源轨的振荡输出摆幅，从而提升其远端相位噪声性能；利用考比兹振荡器结构中固有的抽头电容得到振荡摆幅较低的节点，从而避免了动态体偏置技术在高输出摆幅条件下带来的晶体管体–漏、体–源寄生二极管正向导通的问题；与此同时，动态体偏置技术还提升了有源电路的负阻，缩短了起振时间；由于负阻增强电路中的晶体管工作在开关状态，而且第一负阻电路和第二负阻电路中的晶体管的源极无共模节点，因此振荡器具有优异的1/f³相位噪声性能；此外，本发明无需使用复杂的变压器反馈技术或额外的电感来提高振荡摆幅，因此芯片占用面积小，成本低；综上，本发明的一种差分考比兹压控振荡器可以在低电源电压工作条件下实现高输出摆幅和低相位噪声的特性，且无需使用额外的无源器件。

附图说明

图1为传统的差分考比兹振荡器电路结构图。

图2为现有的低压高摆幅压控振荡器结构图：

其中，图2(a)为基于变压器反馈的nmos交叉耦合压控振荡器，图2(b)为使用额外的电感器的考比兹压控振荡器。

图3为本发明提供的一种差分考比兹压控振荡器的电路结构图。

图4为本发明提供的另外一种差分考比兹压控振荡器的电路结构图。

图5为图3中差分考比兹压控振荡器的有源电路部分的电路结构图。

图6为尺寸为2μm/0.18μm的nmos晶体管的体端电流随体源电压vbs变化的曲线。

图7为图3所示的一种差分考比兹压控振荡器在各个节点处的电压波形示意图。

图8为本发明提供的一种差分考比兹压控振荡器的稳态电压、电流波形仿真结果。

图9为本发明提供的一种差分考比兹压控振荡器在3.76ghz振荡频率下的相位噪声性能仿真结果。

图10为本发明提供的基于bjt/hbt晶体管的一种差分考比兹压控振荡器的电路结构图。

图11为本发明提供的基于npnbjt晶体管和nmos晶体管的一种差分考比兹压控振荡器的电路结构图。

具体实施方式

为便于本领域技术人员理解本发明的技术内容，下面结合附图对本发明内容进一步阐释。

如图3所示为本发明的方案之一，一种差分考比兹压控振荡器，包括：第一负阻电路101、第二负阻电路102、负阻增强电路103以及谐振电路104；所述谐振电路104为电感电容并联谐振结构，决定振荡器的振荡频率并提供频率调谐的功能；第一负阻电路101和第二负阻电路102用于产生负阻，以抵消谐振电路104的阻性损耗，从而产生稳定的振荡输出；所述负阻增强电路103用于进一步提高振荡器有源电路的负阻，从而缩短振荡器的起振时间；

所述第一负阻电路101的第一端与负阻增强电路103的第五端连接，第一负阻电路101的第二端与谐振电路104的第一端连接；所述谐振电路104的第二端与第二负阻电路102的第二端连接，谐振电路104的第三端接电源vdd，谐振电路104的第四端接频率调谐电压vtune；所述第二负阻电路102的第一端与负阻增强电路103的第五端连接；所述第一负阻电路101的第三端与负阻增强电路103的第一端连接，第一负阻电路101的第二端与负阻增强电路103的第二端连接；所述第二负阻电路102的第三端与负阻增强电路103的第三端连接，第二负阻电路102的第二端与负阻增强电路103的第四端连接；所述负阻增强电路103的第五端接地。

如图3所示，谐振电路104包括：第一电感l1、第二电感l2、第一变容器cvar1以及第二变容器cvar2；所述第一变容器cvar1的第一端与第一电感l1的第一端连接，共同作为谐振电路104的第一端vop，用于输出第一振荡信号；所述第一电感l1的第二端与第二电感l2的第一端连接，共同作为谐振电路104的第三端；所述第二电感l2的第二端与第二变容器cvar2的第一端连接，共同作为谐振电路104的第二端von，用于输出第二振荡信号；所述第二变容器cvar2的第二端与第一变容器cvar1的第二端连接，共同作为谐振电路104的第四端。

如图3所示，第一负阻电路101包括：第一nmos晶体管m1、第一电容c1以及第二电容c2；第一nmos晶体管m1的栅极作为第一负阻电路101的第二端，第一nmos晶体管m1的漏极接电源vdd，第一nmos晶体管m1的源极与第一电容c1的第一端连接；第一nmos晶体管m1的源极与m1的体端连接，共同作为第一负阻电路101的第三端；第一电容c1的第二端与第一nmos晶体管m1的栅极连接；第一nmos晶体管m1的源极还与第二电容c2的第一端连接；第二电容c2的第二端作为第一负阻电路101的第一端。

如图3所示，第二负阻电路102包括：第二nmos晶体管m2、第三电容c3以及第四电容c4；第二nmos晶体管m2的栅极作为第二负阻电路102的第二端，第二nmos晶体管m2的漏极接电源vdd，第二nmos晶体管m2的源极与第三电容c3的第一端连接；第二nmos晶体管m2的源极与m2的体端连接，共同作为第二负阻电路102的第三端；第三电容c3的第二端与第二nmos晶体管m2的栅极连接；第二nmos晶体管m2的源极还与第四电容c4的第一端连接；第四电容c4的第二端作为第二负阻电路102的第一端。

如图3所示，负阻增强电路103包括：第三nmos晶体管m3与第四nmos晶体管m4；第三nmos晶体管m3的漏极作为负阻增强电路103的第一端，第三nmos晶体管m3的栅极作为负阻增强电路103的第四端；第三nmos晶体管m3的源极与第四nmos晶体管m4的源极连接，共同作为负阻增强电路103的第五端，第三nmos晶体管m3的体端与第四nmos晶体管m4的漏极连接；第四nmos晶体管m4的漏极作为负阻增强电路103的第三端，第四nmos晶体管m4的栅极作为负阻增强电路103的第二端；第四nmos晶体管m4的体端与第三nmos晶体管m3的漏极连接。

本发明的另一种方案如图4所示，一种差分考比兹压控振荡器，包括：第一负阻电路201、第二负阻电路202、负阻增强电路203以及谐振电路204；所述谐振电路204为电感电容并联谐振结构，决定振荡器的振荡频率并提供频率调谐的功能；第一负阻电路201和第二负阻电路202用于产生负阻，以抵消谐振电路204的阻性损耗，从而产生稳定的振荡输出；所述负阻增强电路203用于进一步提高振荡器有源电路的负阻，从而缩短振荡器的起振时间；

所述第一负阻电路201的第一端与负阻增强电路203的第五端连接，第一负阻电路201的第二端与谐振电路204的第一端连接；所述谐振电路204的第二端与第二负阻电路202的第二端连接，谐振电路204的第三端接地，谐振电路204的第四端接频率调谐电压vtune；所述第二负阻电路202的第一端与负阻增强电路203的第五端连接；所述第一负阻电路201的第三端与负阻增强电路203的第一端连接，第一负阻电路201的第二端与负阻增强电路203的第二端连接；所述第二负阻电路202的第三端与负阻增强电路203的第三端连接，第二负阻电路202的第二端与负阻增强电路203的第四端连接；所述负阻增强电路203的第五端接电源vdd。

如图4所示，谐振电路204包括：第一电感l1、第二电感l2、第一变容器cvar1以及第二变容器cvar2；所述第一变容器cvar1的第一端与第一电感l1的第一端连接，共同作为谐振电路204的第一端vop，用于输出第一振荡信号；所述第一电感l1的第二端与第二电感l2的第一端连接，共同作为谐振电路204的第三端；所述第二电感l2的第二端与第二变容器cvar2的第一端连接，共同作为谐振电路204的第二端von，用于输出第二振荡信号；所述第二变容器cvar2的第二端与第一变容器cvar1的第二端连接，共同作为谐振电路204的第四端。

如图4所示，第一负阻电路201包括：第一pmos晶体管m1、第一电容c1以及第二电容c2；所述第一pmos晶体管m1的栅极作为第一负阻电路201的第二端，第一pmos晶体管m1的漏极接地，第一pmos晶体管m1的源极作为第一负阻电路201的第三端，第一pmos晶体管m1的源极与第一电容c1的第一端连接；所述第一pmos晶体管m1的源极与第一pmos晶体管m1的体端连接，共同作为第一负阻电路201的第三端；所述第一电容c1的第二端与第一pmos晶体管m1的栅极连接；所述第一pmos晶体管m1的源极还与第二电容c2的第一端连接；所述第二电容c2的第二端作为第一负阻电路201的第一端。

如图4所示，第二负阻电路202包括：第二pmos晶体管m2、第三电容c3以及第四电容c4；所述第二pmos晶体管m2的栅极作为第二负阻电路202的第二端，第二pmos晶体管m2的漏极接地，第二pmos晶体管m2的源极作为第二负阻电路202的第三端，第二pmos晶体管m2的源极与第三电容c3的第一端连接；所述第二pmos晶体管m2的源极与第二pmos晶体管m2的体端连接，共同作为第二负阻电路202的第三端；所述第三电容c3的第二端与第二pmos晶体管m2的栅极连接；所述第二pmos晶体管m2的源极还与第四电容c4的第一端连接；所述第四电容c4的第二端作为第二负阻电路202的第一端。

如图4所示，负阻增强电路203包括：第三pmos晶体管m3与第四pmos晶体管m4；所述第三pmos晶体管m3的漏极作为负阻增强电路203的第一端，第三pmos晶体管m3的栅极作为负阻增强电路203的第四端；所述第三pmos晶体管m3的源极与第四pmos晶体管m4的源极连接，共同作为负阻增强电路203的第五端；所述第三pmos晶体管m3的体端与第四pmos晶体管m4的漏极连接；所述第四pmos晶体管m4的漏极作为负阻增强电路203的第三端，第四pmos晶体管m4的栅极作为负阻增强电路203的第二端；所述第四pmos晶体管m4的体端与第三pmos晶体管m3的漏极连接。

下面结合图3通过具体的工作流程对本发明的内容进行阐述：

谐振电路104中的第一电感l1、第二电感l2、第一变容器cvar1以及第二变容器cvar2形成并联电感电容谐振电路，决定了振荡电路的谐振频率；通过对端口vtune施加可变电压，从而改变第一变容器cvar1和第二变容器cvar2的容值，实现振荡频率的调谐功能。

第一负阻电路101与第二负阻电路102构成了振荡器的主负阻电路；电容器c1和c2组成的容性分压器在第一nmos晶体管m1的栅极和源极形成正反馈，从而产生负阻以补偿谐振电路104的阻性损耗；同理，电容器c3和c4组成的容性分压器在m2的栅极和源极形成正反馈，从而产生负阻以补偿谐振电路104的阻性损耗；第一负阻电路101与第二负阻电路102通过电容器c2和c4的公共接地端的耦合实现差分振荡。

负阻增强电路103在电路的起振过程中提供额外的负阻，增强了有源电路部分的总负阻，从而降低了振荡器的起振难度，缩短了振荡器的起振时间；m3和m4的体端分别通过低振荡摆幅节点vsn和vsp实现动态体偏置，这在动态降低m3和m4的阈值电压的同时，还将m3和m4的体跨导利用起来进一步增强电路的负阻。

所述差分考比兹压控振荡器中的高振荡摆幅节点vop和von提供差分振荡输出信号。

本发明具有的降低所需电源电压和负阻增强原理具体为：以图3中的nmos晶体管m3为例，其体端被nmos晶体管m2的源极电压动态偏置。当节点vsn的电压处于正半周时，可以得到nmos晶体管m3的阈值电压vth,m3为

其中，vth0是nmos晶体管的本征阈值电压，γ表示体效应系数，φf是硅衬底的功函数，vs,dc表示nmos晶体管m2源极的静态偏置电压，vo表示振荡器的单端输出摆幅，ω为振荡角频率，n为抽头电容c1、c2(和c3、c4)的分压比，由下式给出

其中，c1＝c3、c2＝c4。由式(1)可知，因为动态前向体偏置结构的使用，nmos晶体管m3的阈值电压被减小。同理，nmos晶体管m4的阈值电压也被动态调节，因此降低了电路起振所需的最低电源电压。

动态体偏置技术除了降低nmos晶体管m3和m4的阈值电压(因此降低了电路所需的最小电源电压)之外，还降低了振荡器的起振难度。图5给出了图3所示的压控振荡器的有源电路部分的原理图，利用小信号等效电路分析方法可得到其差分导纳yin的实部为

其中，gm1和gm3分别为nmos晶体管m1/m2和m3/m4的小信号跨导，gmb3是nmos晶体管m3/m4的小信号体跨导。同理可得，图1所示的传统漏源反馈差分考比兹振荡器的小信号电导为

其中，gm1为nmos晶体管m1/m2的小信号跨导。

对比式(3)和式(4)可知：在同等偏置条件下，本发明的考比兹振荡器的负电导比传统考比兹振荡器的负电导提升了大约0.5{1+(gm3+gmb3)/[(1–n)(gm1–gmb3)]}。因此，在同等功耗下，本发明的考比兹振荡器具有更短的起振时间；或者在相同的起振时间下，本发明的考比兹振荡器的功耗更低。

通过合理地选择抽头电容c1、c2(和c3、c4)的分压比n，可以提高振荡器的输出摆幅并降低其相位噪声。如图3所示，当nmos晶体管m1/m2进入三极管区时，本发明的考比兹压控振荡器的单端输出摆幅vo可以近似为

其中，vdd和vs分别为电源电压和低摆幅节点vsp/vsn的稳态平均电压。由式(5)可知：通过选择较小的n，可以提高振荡器的输出摆幅。虽然较小的n不利于电路的起振，但是负阻增强电路的使用在一定程度上降低了电路起振的难度，因此可以选择较小的n来得到高输出摆幅以及较低的远端相位噪声。

当振荡器的输出摆幅很大时，直接使用高摆幅节点来实现晶体管的阈值电压动态调节会导致晶体管的体–漏、体–源寄生二极管正向导通，因此会显著降低谐振电路的品质因素，从而恶化振荡器的相位噪声性能。图6展示了一个宽长比为2μm/0.18μm的nmos晶体管的体端电流随体源电压vbs变化的曲线，可以看到：当vbs大于0.8v时，晶体管的体端电流急剧增大，此时nmos晶体管的寄生二极管正向导通。如图7所示，本发明利用考比兹振荡器固有的抽头电容得到低摆幅节点，通过将两个低摆幅节点vsp和vsn分别连接至nmos晶体管m4和m3的体端来实现动态体偏置，从而避免了晶体管寄生二极管在高电压下的正向导通问题。

结合图7，本发明具有的低相位噪声特性的具体原理为：

1.由lesson理论可知：振荡器的远端相位噪声与振荡信号的功率成反比。通过调节抽头电容的比例，本发明的差分考比兹振荡器的输出摆幅可以超过电源轨，因此能降低远端相位噪声(1/f²区域)；

2.由hajimiri和lee的脉冲灵敏度函数理论可知：考比兹振荡器的脉冲工作模式使得nmos晶体管m1和m2的沟道热噪声在输出信号处于峰值时最大，而此时输出振荡信号的相位对噪声是最不敏感的，因此nmos晶体管m1和m2的沟道热噪声转化为较少的相位噪声，所以考比兹振荡器本身就具有低相位噪声的特点；

3.晶体管的闪烁噪声与硅–栅氧接触面的陷阱对少数载流子的捕获/释放过程有关，而工作在开关状态下的晶体管通过调制捕获/释放的时间常数使得其闪烁噪声更低。负阻增强电路中的nmos晶体管m3和m4周期性地工作在反型区和累积区，这种开关工作状态降低了晶体管m3和m4的闪烁噪声；此外动态体偏置技术的使用使得nmos晶体管m3和m4在关状态下进入深累积区，这进一步降低了其闪烁噪声，因此也降低了振荡器的近端相位噪声(1/f³区域)；

4.nmos晶体管m1和m2的源极是分离的，即两者无共模节点，因此由共模节点处的二次谐波产生的闪烁噪声上变频被极大地抑制，从而提升了振荡器的近端相位噪声性能。

下面通过具体的实验数据对本发明的效果进行说明，在这一实施例中，差分考比兹压控振荡器电路采用tsmc0.18μmrfcmos工艺实现，使用0.6v电源供电，电路的稳态工作电流为7.85ma。为了得到高振荡摆幅，选取的电容分压比n的值为1/5。

图8给出了图3所示的差分考比兹压控振荡器各节点的电压波形和四个nmos晶体管的漏极电流波形，由该图可知：压控振荡器输出节点vop和von的摆幅超过了电源电压和地，实现了高摆幅输出。低摆幅节点vsp和vsn的最高电压约为0.5v(低于0.6v的电源电压)，因此避免了动态体偏置nmos晶体管m3和m4的体–漏、体–源寄生二极管正向导通。

图9给出了差分考比兹压控振荡器在3.76ghz振荡频率下的相位噪声性能仿真结果：在10khz/100khz/1mhz频偏处的相位噪声分别为–77.89/–104.64/–127.66dbc/hz，相位噪声的1/f³拐角频率仅为60khz。综合考虑压控振荡器的功耗和相位噪声性能，由式(6)得到振荡器的优值(figure-of-merit，fom)为192.4dbc/hz。

fom＝20lg(f0/δf)–10lg(pdiss/1mw)–l(δf)(6)

以上结果表明，本申请的一种差分考比兹压控振荡器在低压工作条件下的展现出了优异的相位噪声性能，在无需使用复杂的变压器耦合或额外电感的情况下得到了超过电源电压的单端输出摆幅，具有低电压工作、高性能和低成本的优点。

本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。对于本领域的技术人员来说，本发明中的晶体管m1、m2、m3、m4还可以是双极结型晶体管bjt或异质结双极晶体管hbt，如图10所示为将晶体管m1、m2、m3、m4选型为双极结型晶体管bjt的电路连接示意图，m1、m2、m3、m4选型为异质结双极晶体管hbt的具体电路连接也可参考图10的连接方式；

并且晶体管m1、m2、m3、m4可以是pmos、nmos、bjt、hbt的组合使用，如图11所示为m1、m2选型为npn型bjt，m3、m4选型为nmos的组合电路连接示意图，上述变形均能实现本申请的技术效果；总之本申请技术方案可以有多种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。