电平式高阻型数字鉴相器的通用设计方案的制作方法

本发明所涉及的内容与电路形式，其理论在现有发行刊物与书籍中并不存在，所依据的理论是发明者本人编写的专著《pll设计的理论与应用》中的第4.7节《电平式三态类异步码高阻型相位比较器的设计与时序分析》及第4.8节《电平式三态类同步码高阻型相位比较器的设计与时序分析》中相关内容。所依据的设计方式是采用了专利申请号为201510644901.9的《标准化设计高阻型数字鉴相器的结构原理方案》中规定的方法。

本发明所涉及的电路形式不仅适合于通用型数字或模拟ic芯片组建数字鉴相器，更适合应用于集成化电路设计的高阻型数字鉴相器电路中。

背景技术

现有高阻型数字鉴相器仅有一种形式，其中之一型号为图1所示的74hc4046的ic中上升边沿触发式数字鉴相器，分析其设计时的输入输出信号间工作定义即规定可以归纳为如下：

a.初态

每一次复位后鉴相器都回归到初态这一常态，标志为wrwc(=qrqc=11)=00，鉴相器输出pdo=高阻态。

b.d触发器的工作特征

输入信号wr与wc有着各自独立的上升边沿触发式d触发器，处在初态即q=“0”码的d触发器一旦有上升边沿触发，触发器输出为q=“1”码。这种输出状态保持到复位条件形成为止，一旦复位后触发器输出回归到q=“0”码；即q=“1”是过渡态不是常态。

c.触发器输出q=“1”码时的最短时间至少有形成复位信号输出所需最短时间即图1中与非门的一个周期的工作时间，与d触发器复位所需的一个周期的工作时间之和。

d.鉴相器输出状态取决于d触发器输出q值这一电平值所决定的，即是由qrqc码值状态所决定的。设计定义初态qrqc=11时pdo=高阻态；有相位检出即边沿有效触发时如果qrqc=01则pdo=“h”态，如果qrqc=10则pdo=“l”态；相位检出结束的标志是qrqc=00这一过度状态，规定pdo=高阻态。

由此，图1中a所指的电路部分构成了一个完整电平式同步码高阻型数字鉴相器的雏形。

技术实现要素：

本发明中涉及电平式高阻型数字鉴相器的一个通用性设计方案，这是基于专利申请号：201510644901.9的《标准化设计高阻型数字鉴相器的结构原理方案》中的规定方法设计的。图2为电平式高阻型数字鉴相器的通用设计方案所示的电路方框图，其输出接口电路为专利申请号201510644884.9的《高阻型数字鉴相器输出级的标准型接口电路》中各型接口电路。

附图说明

首先作为一个名词的解释，测试法是指二个串联电阻其二端分别接鉴相器供电电源的二端，其中点接鉴相器的输出(端)pdo并作为测试电路的输出端，这就是测试法下鉴相器输出端的连接方法。

图1是摘录自该芯片厂商的数据手册，内中a部分电路是一个同步码鉴相器的雏形。

图2为本发明内容的电平式高阻型鉴相器的方框图。

图3是示例的电平式异步码高阻型鉴相器的信号关系仿真图(测试法)。

图4是示例的正交化电平式异步码高阻型鉴相器的信号关系仿真图(测试法)。

图5是示例的正交化电平式同步码高阻型鉴相器的信号关系仿真图(测试法)。

具体实施方式

对于图2，例如inh(=“h”，以下同)有效，电平式高阻型鉴相器定义为：

二个输入信号wrwc的关系符合“高阻态输出”器件定义的inh有效时，控制开关s2处于断开状态。最终，无论控制开关s1的输出值如何，鉴相器输出端pdo都输出一个高阻态。

二个输入信号wrwc的关系不符合“高阻态输出”器件定义的inh有效时，控制开关s2处于闭合状态，最终鉴相器输出端pdo输出一个控制开关s1的输出值。

二个输入信号wrwc的关系符合“电源接续决定”器件定义的a=“h”时，控制开关s1与电源vcc接通。如果s2处于闭合状态状态，则鉴相器输出端pdo输出一个“h”值。

否则有a=“l”，控制开关s1与电源gnd接通。如果s2处于闭合状态状态，则鉴相器输出端pdo输出一个“l”值。

示例的inh有效，电平式异步码高阻型鉴相器：

对于图2，二个鉴相器的输入信号wrwc同时接入到“高阻态输出”器件例如异或门，该器件的输出接到控制开关s2的控端；二个鉴相器的输入信号wrwc的其中一个信号例如wr直通接到控制开关s1的控端，则最终鉴相器将获得如下的定义关系：

wrwc=hl=lh，鉴相器输出为高阻态；wrwc=ll，鉴相器输出为“l”值；wrwc=hh，鉴相器输出为“h”值。

示例的inh有效，正交化电平式异步码高阻型鉴相器

对于图2，二个鉴相器的输入信号wrwc的其中一个信号例如wr直通接到控制开关s2的控端；二个鉴相器的输入信号wrwc同时接入到“电源接续决定”器件例如异或门，该器件的输出接到控制开关s1的控端。则最终鉴相器将获得如下的定义关系：

wrwc=h-(注：-为任一态，以下同)，鉴相器输出为高阻态；wrwc=ll，鉴相器输出为“l”值；wrwc=lh，鉴相器输出为“h”值。

示例的inh有效，正交化电平式同步码高阻型鉴相器

对于图2，二个鉴相器的输入信号wrwc的其中一个信号例如wr直通接到控制开关s2的控端；二个鉴相器的输入信号wrwc同时接入到“电源接续决定”器件例如同或门，该器件的输出接到控制开关s1的控端。则最终鉴相器将获得如下的定义关系：

wrwc=h-，鉴相器输出为高阻态；wrwc=ll，鉴相器输出为“h”值；wrwc=lh，鉴相器输出为“l”值。

输入输出信号间的仿真结果关系

inh有效，电平式异步码高阻型鉴相器

该鉴相器的输入输出信号间关系，其仿真结果如图3所示，具体各个过程的说明如下：

a.锁定过程：二个输入信号完全同频，分为二种类型。之一的“同相”类型是指输入信号完全处在同相同步状态，则输出输入信号的波形完全一致，符合定义中的关系式。另一的“反相”类型是指输入信号完全处在异步即反相同步状态，则输出信号的波形由以下“另2”条款所规定。

b.“定义”过程，二个输入信号完全同频，输入输出信号间的波形以信号的各1/4周期的gnd、高阻态、vcc、高阻态顺序交替重复出现，完全符合定义中的规定。

c.初态过程，模拟以本发明的鉴相器构成一个锁相环路在启动时一种常有的单端有输入形式。输出信号完全再现其中一个有输入的信号波形，幅度压缩在高阻态与gnd之间，输入输出信号关系完全符合定义中的关系式。

最终，根据《pll设计的理论与应用》一书及现有锁相环理论中的观点，一个由本发明的鉴相器构成一个锁相环最终在反相同步状态下实现稳定的锁定工作状态。

另1，“假性锁定过程”是指理论讨论中以本发明的鉴相器构成一个锁相环路，在锁相环工作中实际存在的一种工作形式，详细内容请参《pll设计的理论与应用》该书，这里不做讨论与说明。

另2，图3的锁定过程中的“反相”类型，双向箭头标识输出波形，在理论上应是高阻状态下一个在供电位置之间的某一电平值，测试法下则是串联电阻的分压值。但是在实际应用中由于器件的频率特性及锁相环路工作特征的限制，在通用型示波器上所能观察到的波形往往是基于高阻状态即供电位置间电平值下一个正向窄脉冲输出信号波形，或者一个负向窄脉冲输出信号波形，或者一个双向窄脉冲输出信号波形；即为图中标识双向箭头所示。

inh有效，正交化电平式异步码高阻型鉴相器

该鉴相器的输入输出信号间关系，其仿真结果如图4所示，具体各个过程的说明如下：

a.锁定过程：二个输入信号完全同频，分为二种类型。之一的“同相”类型是指输入信号完全处在同相同步状态，则输出输入信号的波形完全一致，幅度压缩在高阻态与gnd之间，符合定义中的关系式。另一的“反相”类型是指输入信号完全处在异步即反相同步状态，则输出信号的波形与其中之一输入信号波形完全一致，与另一输入信号波形完全相反，幅度压缩在高阻态与vcc之间，符合定义中的关系式。

b.“假性锁定过程”，二个输入信号完全同频，输入输出信号间的波形完全符合定义中的规定。如果输入信号的占空比严格相等，则在假性锁定过程中输入信号的1/2周期为高阻态输出，各1/4周期为“0”态或者“1”输出，从而实现二个输入信号间关系为正交信号。从理论上来说，如果高阻态输出电平在vcc/2附近，由于lf充放电时间都为1/4输入信号周期，可以达到充放电动态平衡关系。

c.初态过程，模拟以本发明的鉴相器构成一个锁相环路在启动时一种常有的单端有输入形式。其中一种情况是控制高阻态的输入信号并未存在，所以鉴相器输出信号与另一输入信号同相同步且同幅。另一种情况是控制高阻态的输入信号存在，则鉴相器输出信号与该输入信号同相同步，但是幅度压缩在高阻态与gnd之间。最终，输入输出信号间的波形关系，完全符合定义中的关系式。

最终，根据《pll设计的理论与应用》一书及现有锁相环理论中的观点，一个由本发明的鉴相器构成一个锁相环最终最终在假性锁定过程下实现稳定的锁定工作状态。

inh有效，正交化电平式同步码高阻型鉴相器

该鉴相器的输入输出信号间关系，其仿真结果如图5所示，具体各个过程的说明如下：

a.锁定过程：二个输入信号完全同频，分为二种类型。之一的“同相”类型是指输入信号完全处在同相同步状态，则输出信号的波形是输入信号的反向波形，幅度压缩在高阻态与vcc之间，符合定义中的关系式。另一的“反相”类型是指输入信号完全处在异步即反相状态，则输出信号的波形与其中之一输入信号波形一致，与另一输入信号波形呈反相关系，幅度压缩在高阻态与gnd之间，符合定义中的关系式。

b.“假性锁定过程”，二个输入信号完全同频，输入输出信号间的波形完全符合定义中的规定。如果输入信号的占空比严格相等，则在假性锁定过程中输入信号的1/2周期为高阻态输出，各1/4周期为“0”态或者“1”输出，从而实现二个输入信号间关系为正交信号。从理论上来说，如果高阻态输出电平在vcc/2附近，由于lf充放电时间都为1/4输入信号周期，可以达到充放电动态平衡关系。

c.初态过程，模拟以本发明的鉴相器构成一个锁相环路在启动时一种常有的单端有输入形式。其中一种情况是控制高阻态的输入信号并未存在，所以鉴相器输出信号与另一输入信号反相同步且同幅。另一种情况是控制高阻态的输入信号存在，则鉴相器输出信号与该输入信号反相同步，但是幅度压缩在高阻态与vcc之间。最终，输入输出信号间的波形关系，完全符合定义中的关系式。

最终，根据《pll设计的理论与应用》一书及现有锁相环理论中的观点，一个由本发明的鉴相器构成一个锁相环最终最终在假性锁定过程下实现稳定的锁定工作状态。

综合以上内容，基于专利申请号为201510644901.9的《标准化设计高阻型数字鉴相器的结构原理方案》设计方法中的规定，可以实现电平式高阻型数字鉴相器的设计开发工作的。