6‑18GHz功率合成模块的制作方法

本实用新型涉及微波器件功率合成封装领域，具体是一种6-18GHz功率合成模块。

背景技术：

微波功率器件传统的封装方式是将器件直接烧结在微波管壳内，利用键合金丝引出器件的栅极和漏极，由于键合线和管壳会引入电感和电容效应，并且随着工作频率的增加，封装后的功率管与裸芯片时的S参数相差较大，严重影响了电路设计的准确性。为了满足微波发射系统高功率输出的需求，功率器件的栅宽在不断地增大，相应器件的输入阻抗和输出阻抗在不断减小，外部电路实现宽带匹配的难度越来越大。通信、雷达及微波测量等系统都需要内匹配功率放大器，在内匹配功率放大器的设计中，常用的提高带宽的方式主要有4种：平衡式放大器、负反馈式放大器、有耗匹配式放大器、有源匹配式放大器。平衡式放大器能做到倍频或略宽；负反馈式放大器由于引入了反馈电阻，以牺牲增益为代价扩展频率而且降低了输出功率；有耗匹配式放大器同样会降低增益；有源匹配放大器可以获得10倍频程的放大，但其直流功耗大，级间匹配困难，可靠性较低。

技术实现要素：

本实用新型的目的在于克服现有技术的不足，提供一种6-18GHz功率合成模块，以至少实现兼顾宽带、高增益指标和高功率输出，改善输入输出驻波的效果。

本实用新型的目的是通过以下技术方案来实现的：一种6-18GHz功率合成模块，它包括过度基片、输入端兰格耦合器、第一功率芯片、第二功率芯片、输出端兰格耦合器、第一外围电路和第二外围电路，所述过度基片的一端与外接射频输入引脚连接，另一端与输入端兰格耦合器的第一端口连接；所述输入端兰格耦合器的第二端与第一功率芯片的射频信号输入端口连接，所述输入端兰格耦合器的第三端与第二功率芯片的射频信号输入端口连接；所述第一功率芯片的射频放大信号输出端口与输出端兰格耦合器的第二端连接，所述第二功率芯片的射频放大信号输出端口与输出端兰格耦合器的第三端连接；所述输出端兰格耦合器的第一端与外接射频输出引脚连接；所述第一外围电路的输入端与第一栅极供电引脚连接，所述第一外围电路的输出端与第一漏极供电引脚连接；所述第二外围电路的输入端与第二栅极供电引脚连接，所述第二外围电路的输出端与第二漏极供电引脚连接。

所述过度基片的一端与外接射频输入引脚通过两根金丝连接，另一端与输入端兰格耦合器的第一端口通过两根金丝连接；所述输入端兰格耦合器的第二端与第一功率芯片的射频信号输入端口通过两根金丝连接，所述输入端兰格耦合器的第三端与第二功率芯片的射频信号输入端口通过两根金丝连接；所述第一功率芯片的射频放大信号输出端口与输出端兰格耦合器的第二端通过两根金丝连接，所述第二功率芯片的射频放大信号输出端口与输出端兰格耦合器的第三端通过两根金丝连接；所述输出端兰格耦合器的第一端与外接射频输出引脚通过三根金丝连接；所述第一外围电路的输入端与第一栅极供电引脚通过一根金丝连接，所述第一外围电路的输出端与第一漏极供电引脚通过三根金丝连接；所述第二外围电路的输入端与第二栅极供电引脚通过一根金丝连接，所述第二外围电路的输出端与第二漏极供电引脚通过三根金丝连接。

所述的第一外围电路、第二外围电路分别包括多个电容、多个连接电通路，所述的输入端兰格耦合器、输出端兰格耦合器分别包括连接电通路；在第一外围电路中，第一电容的一端与第一栅极供电引脚连接，另一端与第二电容的一端连接，第二电容的另一端与第一连接电通路连接，第一连接电通路与第三电容的一端连接，第三电容的另一端与第一功率芯片的第一Vg端连接，第四电容的一端与第一功率芯片的第一Vd端连接，第四电容的另一端与第二连接电通路连接，第二连接电通路与第五电容的第一端连接，第五电容的第二端与第一功率芯片的第二Vd端连接，第五电容的第三端与第三连接电通路连接，第三连接电通路与第六电容的一端连接，第六电容的另一端与第一漏极供电引脚连接，第七电容的第一端与输出端兰格耦合器的连接电通路连接，第七电容的第二端与第一功率芯片的第三Vd端连接，第七电容的第三端与第四连接电通路连接，第四连接电通路与第八电容的一端连接，第八电容的另一端与第一功率芯片的第四Vd端连接，第九电容的一端与第一功率芯片的第二Vg端连接，第九电容的另一端与输入端兰格耦合器的连接电通路连接，所述第一连接电通路与输入端耦合器的连接电通路连接，所述第三连接电通路与输出端耦合器的连接电通路连接；

进一步，在第二外围电路中，第十电容的一端与第二栅极供电引脚连接，另一端与第十一电容的一端连接，第十一电容的另一端与第五连接电通路连接，第五连接电通路与第十二电容的一端连接，第十二电容的另一端与第二功率芯片的第二Vg端连接，第十三电容的一端与第二功率芯片的第四Vd端连接，第十三电容的另一端与第六连接电通路连接，第六连接电通路与第十四电容的第一端连接，第十四电容的第二端与第二功率芯片的第三Vd端连接，第十四电容的第三端与第七连接电通路连接，第七连接电通路与第十五电容的一端连接，第十五电容的另一端与第二漏极供电引脚连接，第十六电容的第一端与输出耦合器的连接电通路连接，第十六电容的第二端与第二功率芯片的第二Vd端连接，第十六电容的第三端与第八连接电通路连接，第八连接电通路与第十七电容的一端连接，第十七电容的另一端与第二功率芯片的第一Vd端连接，第十八电容的一端与第二功率芯片的第一Vg端连接，第十八电容的另一端与输入端兰格耦合器的连接电通路连接，所述第五连接电通路与输入端兰格耦合器的连接电通路连接，所述第七连接电通路与输出端兰格耦合器的连接电通路连接；

第十九电容的一端与输入端兰格耦合器的连接电通路连接，第十九电容的另一端接地，第二十电容的一端与输出端兰格耦合器的连接电通路连接，第二十电容的另一端接地。

进一步，在第一外围电路中，第一电容的一端与第一栅极供电引脚通过一根金丝连接，另一端与第二电容的一端通过一根金丝连接，第二电容的另一端与第一连接电通路通过一根金丝连接，第一连接电通路与第三电容的一端通过一根金丝连接，第三电容的另一端与第一功率芯片的第一Vg端通过一根金丝连接，第四电容的一端与第一功率芯片的第一Vd端通过两根金丝连接，第四电容的另一端与第二连接电通路通过三根金丝连接，第二连接电通路与第五电容的第一端通过三根金丝连接，第五电容的第二端与第一功率芯片的第二Vd端通过三根金丝连接，第五电容的第三端与第三连接电通路通过三根金丝连接，第三连接电通路与第六电容的一端通过三根金丝连接，第六电容的另一端与第一漏极供电引脚通过三根金丝连接，第七电容的第一端与输出端兰格耦合器的连接电通路通过三根金丝连接，第七电容的第二端与第一功率芯片的第三Vd端通过三根金丝连接，第七电容的第三端与第四连接电通路通过三根金丝连接，第四连接电通路与第八电容的一端通过三根金丝连接，第八电容的另一端与第一功率芯片的第四Vd端通过两根金丝连接，第九电容的一端与第一功率芯片的第二Vg端通过一根金丝连接，第九电容的另一端与输入端兰格耦合器的连接电通路通过一根金丝连接，所述第一连接电通路与输入端兰格耦合器的连接电通路通过一根金丝连接，所述第三连接电通路与输出端兰格耦合器的连通过一根金丝接电通路连接；

进一步，在第二外围电路中，第十电容的一端与第二栅极供电引脚通过一根金丝连接，另一端与第十一电容的一端通过一根金丝连接，第十一电容的另一端与第五连接电通路通过一根金丝连接，第五连接电通路与第十二电容的一端通过一根金丝连接，第十二电容的另一端与第二功率芯片的第一Vg端通过一根金丝连接，第十三电容的一端与第二功率芯片的第一Vd端通过两根金丝连接，第十三电容的另一端与第六连接电通路通过三根金丝连接，第六连接电通路与第十四电容的第一端通过三根金丝连接，第十四电容的第二端与第二功率芯片的第二Vd端通过三根金丝连接，第十四电容的第三端与第七连接电通路通过三根金丝连接，第七连接电通路与第十五电容的一端通过三根金丝连接，第十五电容的另一端与第二漏极供电引脚通过三根金丝连接，第十六电容的第一端与输出端兰格耦合器的连接电通路通过三根金丝连接，第十六电容的第二端与第二功率芯片的第三Vd端通过三根金丝连接，第十六电容的第三端与第八连接电通路通过三根金丝连接，第八连接电通路与第十七电容的一端连接，第十七电容的另一端与第二功率芯片的第四Vd端通过两根金丝连接，第十八电容的一端与第二功率芯片的第一Vg端通过一根金丝连接，第十八电容的另一端与输入端兰格耦合器的连接电通路通过一根金丝连接，所述第五连接电通路与输入端兰格耦合器的连接电通路通过一根金丝连接，所述第七连接电通路与输出端兰格耦合器的连接电通路通过三根金丝连接；

第十九电容的一端与输入端兰格耦合器的连接电通路通过一根金丝连接，第十九电容的另一端接地，第二十电容的一端与输出端兰格耦合器的连接电通路通过两根金丝连接，第二十电容的另一端接地。

所述的输入端兰格耦合器和输出端兰格耦合器分别包括五根指线，所述的五根指线包括三根长指线和两根短指线，两根短指线的中央端头位置分别设置有第一加宽金丝压点、第二加宽金丝压点，第一长指线的两端分别设置有第三加宽金丝压点和第四加宽金丝压点，第二长指线的两端分别设置有第五加宽金丝压点和第六加宽金丝压点，中央长指线的中部设置有第七加宽金丝压点，所述的第一加宽金丝压点与第七加宽金丝压点的第一连接位置连接，所述的第二加宽金丝压点与第七加宽金丝压点的第二连接位置连接，所述的第三加宽金丝压点与第五加宽金丝压点连接，所述的第四加宽金丝压点与第六加宽金丝压点连接。

所述的第一加宽金丝压点与第七加宽金丝压点的第一连接位置通过两根金丝连接，所述的第二加宽金丝压点与第七加宽金丝压点的第二连接位置通过两根金丝连接，所述的第三加宽金丝压点与第五加宽金丝压点通过两根金丝连接，所述的第四加宽金丝压点与第六加宽金丝压点通过两根金丝连接。

所述的第一连接位置、第二连接位置为中央指线上使用同一加宽工艺实现的加宽部分，第一连接位置与第二连接位置连接。

所述的输入兰格耦合器的隔离端与第一薄膜电阻的一端连接，第一薄膜电阻的另一端接地，所述的输出兰格耦合器的隔离端与第二薄膜电阻的一端连接，第二薄膜电阻的另一端接地。

进一步，它还包括封装壳体和外接引脚，外接引脚从封装壳体内引出，封装壳体上下两边各设置有两个底部为半圆形的开口，在四个顶角位置沿与垂直方向呈30度~45度的范围切削掉封装壳体四个90度的顶角；所述的外接引脚包括第一栅极供电外接引脚、射频输入外接引脚、第二栅极供电外接引脚、第一漏极供电外接引脚、射频输出外接引脚和第二漏极供电外接引脚，第一栅极供电外接引脚与所述的第一栅极供电引脚连接，射频输入外接引脚与所述的射频输入引脚连接，第二栅极供电外接引脚与所述的第二栅极供电引脚连接，第一漏极供电外接引脚与所述的第一漏极供电引脚连接，射频输出外接引脚与所述的射频输出引脚连接，第二漏极供电外接引脚与所述的第二漏极供电引脚连接。

所述的输入端兰格耦合器、输出端兰格耦合器均为陶瓷基耦合器，分别烧结安装在所述封装壳体内部；所述的第一功率芯片、第二功率芯片均为GaN基功率芯片，所述的GaN基功率芯片为TGMC103G4。

本实用新型的有益效果是：本实用新型提供了一种宽带功率合成放大器，能同时兼顾宽带、高增益指标和高功率输出，利用兰格耦合器进行功率合成，改善了输入输出驻波，方便前后级多管级联使用，并且兰格耦合器基于陶瓷基片设计，能明显减小耦合器体积，利于集成，而采用两个兰格耦合器分别作为功率分配器器和合成器，加上兰格耦合器自身体积小的特点，相比其他耦合方案又进一步降低了合成模块的体积，所采用的兰格耦合器是对经典兰格耦合器进行改进后的兰格耦合器，性能指标更加突出；通过金丝连接不同的元件，在保证性能指标优良的前提下，合理控制连接金丝数量，降低组件成本，兰格耦合器工艺难点始终是在耦合交叉指的键合，基于兰格耦合器的指线加宽金丝压点，降低了微加工工艺中金丝线的键合难度，提高了金丝线键合效率，降低了工艺加工成本；功率芯片则是GaN基功率芯片，在6-18GHz频率范围内提供29dB功率增益和42.2dBm饱和输出功率，偏置电路所用芯片电容的单层电容，本实用新型在6-18GHz内具有10.3±0.5dB的增益，频带内输入驻波小于1.4dB，非常适合用于宽带系统的射频信号放大。

附图说明

图1为本实用新型的结构示意图；

图2为实用新型的功率附加效率测试曲线；

图3为实用新型的放大器电压驻波比测试曲线；

图4为本实用新型的功率芯片管脚示意图；

图中，1-输入端兰格耦合器，2-输出端兰格耦合器，51-第一电容，41-第二电容，31-第一连接电通路，32-第二连接电通路，42-第六电容，52-第十电容，43-第十一电容，33-第五连接电通路，34-第六连接电通路，44-第十五电容，11-第十九电容，12-第二十电容，701-第一栅极供电引脚，702-射频输入外接引脚，703-第二栅极供电外接引脚，706-第一漏极供电外接引脚，705-射频输出外接引脚，704-第二漏极供电外接引脚，8-封装管壳。

具体实施方式

下面结合附图进一步详细描述本实用新型的技术方案，但本实用新型的保护范围不局限于以下所述。

如图1，4所示，一种6-18GHz功率合成模块，它包括过度基片6、输入端兰格耦合器1、第一功率芯片、第二功率芯片、输出端兰格耦合器2、第一外围电路和第二外围电路，所述过度基片6的一端与射频输入外接引脚702连接，另一端与输入端兰格耦合器的第一端连接；所述输入端兰格耦合器的第二端与第一功率芯片的射频信号输入端口连接，所述输入端兰格耦合器的第三端与第二功率芯片的射频信号输入端口连接；所述第一功率芯片的射频放大信号输出端与输出端兰格耦合器的第二端连接，所述第二功率芯片的射频放大信号输出端口与输出端兰格耦合器的第三端连接；所述输出端兰格耦合器的第一端与射频输出外接引脚705连接；所述第一外围电路的输入端与第一栅极供电外接引脚701连接，所述第一外围电路的输出端与第一漏极供电外接引脚706连接；所述第二外围电路的输入端与第二栅极供电外接引脚703连接，所述第二外围电路的输出端与第二漏极供电外接引脚704连接。

所述过度基片6的一端与外接射频输入外接引脚702通过两根金丝连接，另一端与输入端兰格耦合器的第一端口通过两根金丝连接；所述输入端兰格耦合器1的第二端与第一功率芯片的射频信号输入端口通过两根金丝连接，所述输入端兰格耦合器1的第三端与第二功率芯片的射频信号输入端口通过两根金丝连接；所述第一功率芯片的射频放大信号输出端口与输出端兰格耦合器2的第二端通过两根金丝连接，所述第二功率芯片的射频放大信号输出端口与输出端兰格耦合器2的第三端通过两根金丝连接；所述输出端兰格耦合器2的第一端与外接射频输出外接引脚705通过三根金丝连接；所述第一外围电路的输入端与第一栅极供电外接引脚701通过一根金丝连接，所述第一外围电路的输出端与第一漏极供电外接引脚706通过三根金丝连接；所述第二外围电路的输入端与第二栅极供电外接引脚703通过一根金丝连接，所述第二外围电路的输出端与第二漏极供电外接引脚704通过三根金丝连接。

所述的第一外围电路、第二外围电路分别包括多个电容、多个连接电通路，所述的输入端耦合器1、输出端耦合器2分别包括连接电通路；在第一外围电路中，第一电容51的一端与第一栅极供电引脚连接，另一端与第二电容41的一端连接，第二电容41的另一端与第一连接电通路31连接，第一连接电通路31与第三电容的一端连接，第三电容的另一端与第一功率芯片的第一Vg端连接，第四电容的一端与第一功率芯片的第一Vd端连接，第四电容的另一端与第二连接电通路连接，第二连接电通路与第五电容的第一端连接，第五电容的第二端与第一功率芯片的第二Vd端连接，第五电容的第三端与第三连接电通路32连接，第三连接电通路32与第六电容42的一端连接，第六电容的另一端与第一漏极供电引脚706连接，第七电容的第一端与输出端兰格耦合器2的连接电通路连接，第七电容的第二端与第一功率芯片的第三Vd端连接，第七电容的第三端与第四连接电通路连接，第四连接电通路与第八电容的一端连接，第八电容的另一端与第一功率芯片的第四Vd端连接，第九电容的一端与第一功率芯片的第二Vg端连接，第九电容的另一端与输入端兰格耦合器1的连接电通路连接，所述第一连接电通路与输入端耦合器的连接电通路连接，所述第三连接电通路与输出端兰格耦合器2的连接电通路连接；

在第二外围电路中，第十电容52的一端与第二栅极供电引脚703连接，另一端与第十一电容43的一端连接，第十一电容43的另一端与第五连接电通路33连接，第五连接电通路33与第十二电容的一端连接，第十二电容的另一端与第二功率芯片的第二Vg端连接，第十三电容的一端与第二功率芯片的第四Vd端连接，第十三电容的另一端与第六连接电通路连接，第六连接电通路与第十四电容的第一端连接，第十四电容的第二端与第二功率芯片的第三Vd端连接，第十四电容的第三端与第七连接电通路34连接，第七连接电通路34与第十五电容44的一端连接，第十五电容44的另一端与第二漏极供电引脚704连接，第十六电容的第一端与输出兰格耦合器2的连接电通路连接，第十六电容的第二端与第二功率芯片的第二Vd端连接，第十六电容的第三端与第八连接电通路连接，第八连接电通路与第十七电容的一端连接，第十七电容的另一端与第二功率芯片的第一Vd端连接，第十八电容的一端与第二功率芯片的第一Vg端连接，第十八电容的另一端与输入端兰格耦合器的连接电通路连接，所述第五连接电通路33与输入端耦合器的连接电通路连接，所述第七连接电通路34与输出端兰格耦合器2的连接电通路连接；

第十九电容11的一端与输入兰格耦合器的连接电通路连接，第十九电容的另一端接地，第二十电容12的一端与输出兰格耦合器的连接电通路连接，第二十电容的另一端接地。

进一步，在第一外围电路中，第一电容51的一端与第一栅极供电引脚通过一根金丝连接，另一端与第二电容41的一端通过一根金丝连接，第二电容41的另一端与第一连接电通路31通过一根金丝连接，第一连接电通路31与第三电容的一端通过一根金丝连接，第三电容的另一端与第一功率芯片的第一Vg端通过一根金丝连接，第四电容的一端与第一功率芯片的第一Vd端通过两根金丝连接，第四电容的另一端与第二连接电通路通过三根金丝连接，第二连接电通路与第五电容的第一端通过三根金丝连接，第五电容的第二端与第一功率芯片的第二Vd端通过三根金丝连接，第五电容的第三端与第三连接电通路32通过三根金丝连接，第三连接电通路32与第六电容42的一端通过三根金丝连接，第六电容的另一端与第一漏极供电引脚706通过三根金丝连接，第七电容的第一端与输出端兰格耦合器2的连接电通路通过三根金丝连接，第七电容的第二端与第一功率芯片的第三Vd端通过三根金丝连接，第七电容的第三端与第四连接电通路通过三根金丝连接，第四连接电通路与第八电容的一端通过三根金丝连接，第八电容的另一端与第一功率芯片的第四Vd端通过两根金丝连接，第九电容的一端与第一功率芯片的第二Vg端通过一根金丝连接，第九电容的另一端与输入端兰格耦合器1的连接电通路通过一根金丝连接，所述第一连接电通路与输入端耦合器1的连接电通路通过一根金丝连接，所述第三连接电通路与输出端兰格耦合器2的连接电通路通过三根金丝连接；

在第二外围电路中，第十电容52的一端与第二栅极供电引脚703通过一根金丝连接，另一端与第十一电容43的一端通过一根金丝连接，第十一电容43的另一端与第五连接电通路33通过一根金丝连接，第五连接电通路33与第十二电容的一端通过一根金丝连接，第十二电容的另一端与第二功率芯片的第二Vg端通过一根金丝连接，第十三电容的一端与第二功率芯片的第四Vd端通过两根金丝连接，第十三电容的另一端与第六连接电通路通过三根金丝连接，第六连接电通路与第十四电容的第一端通过三根金丝连接，第十四电容的第二端与第二功率芯片的第三Vd端通过三根金丝连接，第十四电容的第三端与第七连接电通路34通过三根金丝连接，第七连接电通路34与第十五电容44的一端通过三根金丝连接，第十五电容44的另一端与第二漏极供电引脚704通过三根金丝连接，第十六电容的第一端与输出兰格耦合器2的连接电通路通过三根金丝连接，第十六电容的第二端与第二功率芯片的第二Vd端通过三根金丝连接，第十六电容的第三端与第八连接电通路通过三根金丝连接，第八连接电通路与第十七电容的一端通过三根金丝连接，第十七电容的另一端与第二功率芯片的第一Vd端通过两根金丝连接，第十八电容的一端与第二功率芯片的第一Vg端通过一根金丝连接，第十八电容的另一端与输入端兰格耦合器1的连接电通路通过一根金丝连接，所述第五连接电通路33与输入端耦合器的连接电通路通过一根金丝连接，所述第七连接电通路34与输出端兰格耦合器2的连接电通路通过三根金丝连接；

第十九电容11的一端与输入兰格耦合器的连接电通路通过一根金丝连接，第十九电容的另一端接地，第二十电容12的一端与输出兰格耦合器的连接电通路通过两根金丝连接，第二十电容的另一端接地。

所述的输入端兰格耦合器和输出端兰格耦合器分别包括五根指线，所述的五根指线包括三根长指线和两根短指线，两根短指线的中央端头位置分别设置有第一加宽金丝压点、第二加宽金丝压点，第一长指线的两端分别设置有第三加宽金丝压点和第四加宽金丝压点，第二长指线的两端分别设置有第五加宽金丝压点和第六加宽金丝压点，中央长指线的中部设置有第七加宽金丝压点，所述的第一加宽金丝压点与第七加宽金丝压点的第一连接位置连接，所述的第二加宽金丝压点与第七加宽金丝压点的第二连接位置连接，所述的第三加宽金丝压点与第五加宽金丝压点连接，所述的第四加宽金丝压点与第六加宽金丝压点连接。

所述的第一加宽金丝压点与第七加宽金丝压点的第一连接位置通过两根金丝连接，所述的第二加宽金丝压点与第七加宽金丝压点的第二连接位置通过两根金丝连接，所述的第三加宽金丝压点与第五加宽金丝压点通过两根金丝连接，所述的第四加宽金丝压点与第六加宽金丝压点通过两根金丝连接。

所述的第一连接位置、第二连接位置为中央指线上使用同一加宽工艺实现的加宽部分，第一连接位置与第二连接位置连接。

所述的输入兰格耦合器的隔离端与第一薄膜电阻的一端连接，第一薄膜电阻的另一端接地，所述的输出兰格耦合器的隔离端与第二薄膜电阻的一端连接，第二薄膜电阻的另一端接地。

进一步，它还包括封装壳体8和外接引脚，外接引脚从封装壳体内引出，封装壳体上下两边各设置有两个底部为半圆形的开口，在四个顶角位置沿与垂直方向呈30度~45度的范围切削掉封装壳体四个90度的顶角；所述的外接引脚包括第一栅极供电外接引脚、射频输入外接引脚、第二栅极供电外接引脚、第一漏极供电外接引脚、射频输出外接引脚和第二漏极供电外接引脚，第一栅极供电外接引脚与所述的第一栅极供电引脚连接，射频输入外接引脚与所述的射频输入引脚连接，第二栅极供电外接引脚与所述的第二栅极供电引脚连接，第一漏极供电外接引脚与所述的第一漏极供电引脚连接，射频输出外接引脚与所述的射频输出引脚连接，第二漏极供电外接引脚与所述的第二漏极供电引脚连接。

所述的输入端兰格耦合器、输出端兰格耦合器均为陶瓷基耦合器，分别烧结安装在所述封装壳体内部；如图4所示，所述的第一功率芯片、第二功率芯片均为GaN基功率芯片，所述的GaN基功率芯片为TGMC103G4。

过度基片6用于对整个功率模块的增益进行微调。

所述的输入射频外接引脚为端口50Ω匹配的射频输入引脚，所述的输出射频外接引脚为端口50Ω匹配的射频输出引脚。

输入端兰格耦合器用于功率分配，第一端口作输入端口，第二端口为直通端口（作输出端口使用），第三端口为耦合端口（作输出端口使用），将输入信号等分为两路相差90°相位的信号，然后分别进入两只功率芯片进行放大，隔离端口连接薄膜电阻，通过薄膜电阻接地。

输出端兰格耦合器用于功率合成，第一端口为输出端口，第二端口为直通端口（作输入端口使用），第三端口为耦合端口（作输入端口使用），将功率芯片放大后的信号合成一路信号输出，隔离端口连接薄膜电阻，通过薄膜电阻接地。

利用HFSS软件对设计的宽带兰格耦合器进行建模、仿真，得到耦合器在6-18GHz的插损、端口驻波曲线，通过仿真结果可以看出，宽带兰格耦合器在6-18GHz内具有10.3±0.5dB的增益，频带内输入驻波小于1.4dB，非常适合于实际应用。

如图2，3所示，为本实用新型的放大测试指标，可以看出功率附加效率等参数指标具有优异的测试结果。

以上所述仅是本实用新型的优选实施方式，应当理解本实用新型并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本实用新型的精神和范围，则都应在本实用新型所附权利要求的保护范围内。