技术特征：
技术总结
为抑制输入信号下降时的信号传送延迟，NMOS晶体管(M1)连接在接收振幅为3.3V的信号的输入端子(1)和反相器(INV1)的输入之间，驱动能力较低的第一PMOS晶体管(M2)和驱动能力较高的第二PMOS晶体管(M4)并联连接在供给1.8V的电源端子(VDD18)和NMOS晶体管(M1)的栅极之间，第一PMOS晶体管(M2)的栅极与反相器(INV1)的输入相连，第二PMOS晶体管(M4)的栅极与反相器(INV1)的输出相连。
技术研发人员：饭田真久
受保护的技术使用者：株式会社索思未来
技术研发日：2017.02.20
技术公布日：2018.12.21