1.一种自举电路，其特征在于，包括自举电容、开关单元、开关控制单元和上拉单元；
所述自举电容的第一极作为所述自举电路的电压参考端，所述自举电容的第二极与所述开关单元的第二端和所述上拉单元的第一端连接，并作为所述自举电路的电压输出端，所述开关单元的第一端作为所述自举电路的电压输入端，所述开关单元的控制端与所述开关控制单元的输出端和所述上拉单元的第二端连接，所述开关控制单元的输入端与第一电压输入端连接。
2.根据权利要求1所述的自举电路，其特征在于，所述开关单元包括类型相同的第一晶体管和第二晶体管；
所述第一晶体管的第一极作为所述开关单元的第一端，所述第一晶体管的第二极与所述第二晶体管的第二极连接，所述第二晶体管的第一极作为所述开关单元的第二端，所述第一晶体管的栅极和所述第二晶体管的栅极连接，并作为所述开关单元的控制端；其中所述第一晶体管的第二极和所述第二晶体管的第二极的电极极性相同。
3.根据权利要求2所述的自举电路，其特征在于，所述开关控制单元包括脉冲宽度调制信号产生单元和第三晶体管；所述上拉单元包括第一电阻；
所述脉冲宽度调制信号产生单元的输出端与所述第三晶体管的栅极连接，所述第三晶体管的第一极作为所述开关控制单元的输入端，所述第三晶体管的第二极作为所述开关控制单元的输出端，所述脉冲宽度调制信号产生单元用于输出脉冲宽度调制信号，控制所述第三晶体管的导通或关断；
所述第一电阻的第一极作为所述上拉单元的第一端，所述第一电阻的第二极作为所述上拉单元的第二端。
4.根据权利要求3所述的自举电路，其特征在于，在同一周期内，所述自举电路的电压参考端提供的参考电压的上升沿滞后于所述脉冲宽度调制信号控制所述第三晶体管关断的信号沿，所述脉冲宽度调制信号控制所述第三晶体管导通的信号沿滞后于所述电压参考端提供的参考电压的下降沿。
5.根据权利要求2所述的自举电路，其特征在于，所述第一晶体管和所述第二晶体管为p型晶体管，所述第一电压输入端为接地端。
6.一种功率芯片，其特征在于，包括驱动电路、斩波电路和权利要求1-5任一项所述的自举电路；
所述驱动电路的输入端与所述自举电路的电压输出端连接，所述驱动电路的输出端与所述斩波电路的控制端连接，所述斩波电路的第一输入端与第二电压输入端连接，所述斩波电路的第二输入端与第三电压输入端连接，所述斩波电路的输出端作为所述功率芯片的输出端。
7.根据权利要求6所述的功率芯片，其特征在于，所述斩波电路包括第四晶体管、第五晶体管、第一电感和第一电容；
所述第四晶体管的第一极作为所述斩波电路的第一输入端，所述第四晶体管的第二极与所述第五晶体管的第一极和所述第一电感的第一极连接，所述第四晶体管的栅极作为所述斩波电路的第一控制端，所述第五晶体管的栅极作为所述斩波电路的第二控制端，所述第五晶体管的第二极作为所述斩波电路的第二输入端，所述第一电感的第二极与所述第一电容的第一极连接，并作为所述功率芯片的输出端，所述第一电容的第二极与所述第三电压输入端连接。
8.根据权利要求6所述的功率芯片，其特征在于，所述斩波电路包括第六晶体管、第七晶体管、第二电感和第二电容；
所述第六晶体管的栅极作为所述斩波电路的第一控制端，所述第六晶体管的第一极与所述第二电容的第一极连接，并作为所述功率芯片的输出端，所述第六晶体管的第二极与所述第二电感的第二极和所述第七晶体管的第一极连接，所述第二电感的第一极作为所述斩波电路的第一输入端，所述第七晶体管的栅极作为所述斩波电路的第二控制端，所述第七晶体管的第二极作为所述斩波电路的第二输入端，所述第二电容的第二极与所述第三电压输入端连接。
9.根据权利要求7或8所述的功率芯片，其特征在于，所述驱动电路包括控制单元、第一驱动单元和第二驱动单元，所述控制单元的第一输出端与所述第一驱动单元的输入端连接，所述控制单元的第二输出端与所述第二驱动单元的输入端连接，所述第一驱动单元的输出端与所述斩波电路的第一控制端连接，所述第二驱动单元的输出端与所述斩波电路的第二控制端连接。
10.根据权利要求9所述的功率芯片，其特征在于，所述自举电路中的开关控制单元包括脉冲宽度调制信号产生单元；所述脉冲宽度调制信号产生单元包括延迟子单元和与逻辑子单元；
所述延迟子单元的输入端与所述第二驱动单元的输出端连接，所述延迟子单元的输出端与所述与逻辑子单元的第一输入端连接，所述与逻辑子单元的第二输入端与所述控制单元的第二输出端连接，所述与逻辑子单元的输出端作为所述脉冲宽度调制信号产生单元的输出端。