一种确保高速ADC采样信噪比指标的设计方法

一种确保高速adc采样信噪比指标的设计方法
技术领域
1.本发明涉及通信电子领域，具体来说，涉及一种确保高速adc采样信噪比指标的设计方法。


背景技术：

2.随着通信电子行业的技术发展，对模拟信号的数字采集应用愈发广泛，adc采样后数字信号的信噪比指标要求越来越高，采样频率越来越高，高速采样频率范围由几十兆赫兹到几十g赫兹，目前实现模拟信号转换为数字信号的方法为，使用高速adc采样芯片对模拟信号进行采样，再输出数字信号，用于后续处理分析，为使采样信号不失真，adc芯片采集后的数字信号需具备较高的信噪比指标，以满足后续处理分析的需要，获取相应的信息；采样信号的信噪比由adc芯片和采样电路设计决定，根据应用需求，adc芯片选型较为简易，但采样电路设计不一定能够保证adc芯片采样信噪比指标的充分发挥，不同设计者设计的采样电路，信噪比指标设计不尽相同，难以发挥adc芯片的优异性能，无法充分保证应用功能的实现。
3.针对相关技术中的问题，目前尚未提出有效的解决方案。


技术实现要素：

4.本发明的目的在于提供一种确保高速adc采样信噪比指标的设计方法，该发明适用于几十兆赫兹至几十g赫兹，在该范围内，按照本发明介绍的设计方法，可实现adc采样信噪比指标的充分发挥，以解决上述背景技术中提出的问题。
5.为实现上述目的，本发明提供如下技术方案：
6.一种确保高速adc采样信噪比指标的设计方法，包括以下步骤：
7.s1、adc采样电路设计中，确定adc采样信噪比指标的主要决定因素跟辅助决定因素；
8.s2、对主要决定因素进行优化，从而达到最优adc采样信噪比主要决定因素指标；
9.s3、对辅助决定因素进行优化，从而达到最优adc采样信噪比辅助决定因素指标。
10.进一步的，上述主要决定因素跟辅助决定因素分别包括：adc芯片信噪比指标、adc芯片模拟供电噪声指标、采样时钟抖动指标、时钟电路供电噪声指标、采样时钟电平标准中的一种或多种
11.进一步的，所述步骤s1adc采样电路设计中，确定adc采样信噪比指标的主要决定因素跟辅助决定因素，当所述主要决定因素为采样时钟抖动指标，此时，所述辅助决定因素为模拟供电噪声指标。
12.进一步的，所述采样时钟抖动指标影响因素包括：buffer芯片、lvpecl电平和adc采样芯片的采样时钟输入引脚处进行阻抗匹配设计。
13.进一步的，所述模拟供电噪声指标影响因素包括adc芯片的模拟供电噪声和时钟电路的供电噪声。
14.根据本发明的另一个方面，提供了一种采样时钟抖动指标优化方法，该方法包括以下步骤：
15.s21、通过高速adc芯片手册查询到现有的满足采样信噪比指标要求的采样时钟抖动指标，即，满足adc芯片手册的buffer芯片、满足adc芯片手册的lvpecl电平和满足adc芯片手册的adc采样芯片的采样时钟输入引脚处进行阻抗匹配；
16.s22、根据满足adc芯片手册的buffer芯片选择时钟buffer芯片；
17.s23、所选时钟buffer芯片输出电平标准为lvpecl电平；
18.s24、根据满足adc采样芯片的采样时钟输入引脚处进行阻抗匹配选择adc采样芯片的采样时钟输入引脚。
19.进一步的，上述步骤s22根据满足adc芯片手册的buffer芯片选择时钟buffer芯片中，所述时钟buffer芯片时钟抖动参数应优于adc芯片对采样时钟抖动指标的要求；
20.上述s23所选时钟buffer芯片输出电平标准为lvpecl电平中，使用戴维宁阻抗匹配方式，满足要求。
21.根据本发明的另一个方面，提供了一种模拟供电噪声指标的优化方法，该方法包括以下步骤：
22.s31、通过高速adc芯片手册查询到现有的满足于需要的第一电源滤波器、第一ldo芯片和第一去耦电容；
23.s32、参考第一电源滤波器，选择性能优异的电源滤波器添加到模拟adc芯片的模拟供电输入电源和时钟电路的供电输入电源；
24.s33、参考第一ldo芯片，选用ldo芯片作为adc芯片的模拟供电和时钟电路的供电的电平转换芯片；
25.s34、参考第一去耦电容，在adc芯片的模拟供电和时钟电路的供电链路上合理放置去耦电容。
26.进一步的，上述步骤s33参考第一ldo芯片，选用ldo芯片作为adc芯片的模拟供电和时钟电路的供电的电平转换芯片中，在选用ldo芯片应当选择电源抑制比大的以及噪声电压幅度小的。
27.与现有技术相比，本发明具有以下有益效果：本发明介绍的设计方法，可应用于任何使用高速adc模拟采样的设计中，适用于电子通信和雷达接收探测等领域，该设计方法有诸多益处，设计思路明确、设计实施明确、板卡设计一次成功、节约研发成本、缩短研发周期及保证产品接收性能等。
附图说明
28.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
29.图1是根据本发明实施例的一种确保高速adc采样信噪比指标的设计方法的流程图；
30.图2是根据本发明实施例的采样时钟抖动指标与信噪比关系；
31.图3是根据本发明实施例的adc芯片采样时钟抖动指标要求；
32.图4是根据本发明实施例的时钟buffer芯片时钟抖动指标；
33.图5是根据本发明实施例的时钟buffer芯片输出lvpecl电平；
34.图6是根据本发明实施例的ldo芯片psrr和vnoise指标说明；
35.图7是根据本发明实施例的adc采样信噪比指标实测结果图。
具体实施方式
36.下面，结合附图以及具体实施方式，对发明做出进一步的描述：
37.请参阅图1，根据本发明实施例的一种确保高速adc采样信噪比指标的设计方法，包括以下步骤：
38.s1、adc采样电路设计中，确定adc采样信噪比指标的主要决定因素跟辅助决定因素；
39.s2、对主要决定因素进行优化，从而达到最优adc采样信噪比主要决定因素指标；
40.s3、对辅助决定因素进行优化，从而达到最优adc采样信噪比辅助决定因素指标。
41.其中，在adc采样电路设计中，影响adc采样信噪比指标的因素是多样的，包括adc芯片信噪比指标、adc芯片模拟供电噪声指标、采样时钟抖动指标、时钟电路供电噪声指标、采样时钟电平标准等
42.另外，所述步骤s1adc采样电路设计中，确定adc采样信噪比指标的主要决定因素跟辅助决定因素，当所述主要决定因素为采样时钟抖动指标，此时，所述辅助决定因素为模拟供电噪声指标。但采样时钟的抖动指标直接决定了adc采样信噪比指标，其他因素对信噪比指标的贡献起辅助作用，所以保证设计中采样时钟的抖动指标是adc电路设计的重点。
43.请参阅图2，adc信噪比指标与采样时钟的抖动成负相关，即采样时钟抖动指标越好，采样后信噪比指标越差，采样时钟抖动指标越差，采样后信噪比指标越高。
44.因此，保证采样时钟抖动指标采取三方面的措施，一是选择满足采样时钟抖动指标的时钟buffer芯片，二是该芯片输出电平须是lvpecl电平，三是adc采样芯片的采样时钟输入引脚处进行阻抗匹配设计。
45.根据本发明的另一个方面，提供了一种采样时钟抖动指标优化方法，该方法包括以下步骤：
46.s21、通过高速adc芯片手册查询到现有的满足采样信噪比指标要求的采样时钟抖动指标，即，满足adc芯片手册的buffer芯片、满足adc芯片手册的lvpecl电平和满足adc芯片手册的adc采样芯片的采样时钟输入引脚处进行阻抗匹配；
47.s22、根据满足adc芯片手册的buffer芯片选择时钟buffer芯片；
48.s23、所选时钟buffer芯片输出电平标准为lvpecl电平；
49.s24、根据满足adc采样芯片的采样时钟输入引脚处进行阻抗匹配选择adc采样芯片的采样时钟输入引脚。
50.如图3所示，在高速adc芯片手册中，都会介绍满足采样信噪比指标要求的采样时钟抖动指标；
51.选择时钟buffer芯片时，时钟抖动参数应优于adc芯片对采样时钟抖动指标的要求，以时钟buffer芯片idt8slvp1208i为例，其时钟抖动指标如图4所示。
52.从图3和图4可知，采样时钟buffer芯片的时钟抖动指标优于adc采样要求的采样时钟抖动指标。
53.如图5所示，所选时钟buffer芯片输出电平标准为lvpecl，并且使用戴维宁阻抗匹配方式，满足设计要求。
54.根据本发明的另一个方面，提供了一种模拟供电噪声指标的优化方法，该方法包括以下步骤：
55.s31、通过高速adc芯片手册查询到现有的满足于需要的第一电源滤波器、第一ldo芯片和第一去耦电容；
56.s32、参考第一电源滤波器，选择性能优异的电源滤波器添加到模拟adc芯片的模拟供电输入电源和时钟电路的供电输入电源；
57.s33、参考第一ldo芯片，选用ldo芯片作为adc芯片的模拟供电和时钟电路的供电的电平转换芯片；
58.s34、参考第一去耦电容，在adc芯片的模拟供电和时钟电路的供电链路上合理放置去耦电容。
59.影响adc采样信噪比指标的模拟供电噪声包括两部分，一是adc芯片的模拟供电噪声，二是时钟电路的供电噪声，这两部噪声对信噪比的影响体现在两方面，一是该噪声会通过内部电路传导至采样电路部分，负载到输入信号上被采样，二是该噪声会通过内部电路传导至时钟电路部分，负载到采样时钟上会恶化采样时钟的抖动，两种影响均会降低采样信号的信噪比。
60.模拟供电噪声的抑制在设计上需采取三方面的措施，一是对模拟输入电源添加性能优异的电源滤波器，二是选用ldo芯片作为模拟供电的电平转换芯片，三是在电源供电链路上合理放置去耦电容；目前设计上可选的电源滤波器众多，选择合适的即可，去耦电容设计需严格按照芯片手册介绍设计，ldo芯片选择需关注两个关键指标，psrr和vnoise，其中psrr为power-supply ripple rejection电源抑制比，指对噪声的抑制程度，该指标值越大越好，vnoise为噪声电压幅度，该指标值越小越好。上述步骤s33参考第一ldo芯片，选用ldo芯片作为adc芯片的模拟供电和时钟电路的供电的电平转换芯片中，在选用ldo芯片应当选择电源抑制比大的以及噪声电压幅度小的。典型ldo芯片手册该指标说明如图6所示。
61.在实际使用的时候，按上述设计方法设计的adc采样电路板卡，对信噪比指标进行测试，实测信噪比指标为79.077dbfs，adc手册标称值为79.4dbfs，实测结果如图7所示。
62.综上所述，本发明介绍的设计方法，可应用于任何使用高速adc模拟采样的设计中，适用于电子通信和雷达接收探测等领域，该设计方法有诸多益处，包括：设计思路明确、设计实施明确、板卡设计一次成功、节约研发成本、缩短研发周期及保证产品接收性能等。
63.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
64.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。