FET开关堆叠电路、RF开关堆叠电路、方法和通信系统与流程

fet开关堆叠电路、rf开关堆叠电路、方法和通信系统
1.相关申请的交叉引用
2.本技术要求于2020年12月11日提交的题为“rf switch stack with charge redistribution”的美国专利申请17/119,840的优先权，其全部内容通过引用并入本文。本技术可能涉及于2018年3月28日提交、于2019年3月19日公布的题为“ac coupling modules for bias ladders”的美国专利第10,236,872b1号，其全部内容通过引用并入本文。本技术也可能涉及于2020年6月16日提交的题为“rf switch stack with charge control elements”的美国专利申请16/902,032，其全部内容也通过引用并入本文。
技术领域
3.本公开内容涉及射频(rf)开关堆叠，并且更特别地涉及用于设计包括电荷重新分配布置的rf开关堆叠的方法和相关设备。


背景技术：

4.当设计通信系统时，rf开关通常以堆叠配置实现，这是由于这种开关堆叠的大rf功率处理要求。图1a示出了现有技术的场效应晶体管(fet)开关堆叠(100)，其包括以分流配置布置的晶体管(t1,
…
,t4)的串联布置。在可能的情况下，使用包括栅极电阻器(r
g1
,
…
,r
g4
)的栅极电阻阶梯、包括体电阻器(r
b1
,
…
,r
b4
)的体电阻阶梯、以及包括漏极-源极电阻器(r
ds1
,
…
,r
ds4
)的漏极-源极电阻阶梯来对fet开关堆叠(100)进行偏置。
5.在典型的操作条件下，并且当晶体管处于导通状态时，每个晶体管的栅极可以被偏置在大于对应的晶体管的阈值电压的正电压(例如，+3v)，并且同一晶体管的漏极/源极/体可以被偏置在0v。当fet开关堆叠处于关断状态时，每个晶体管的漏极/源极可以被偏置在0v，并且每个晶体管的栅极和体可以被偏置在负电压(例如，-3v)。如图1a所示，漏极-源极电阻阶梯的顶端连接至天线或其他rf端口(rf路径)，其本质上是直流(dc)接地，并且，在如图1a所示的分流配置的情况下，同一漏极-源极电阻阶梯的底端在接通和关断状态下都连接至接地。另一方面，在串联配置的情况下，底端将连接至底部rf节点或终端。因此，在理想/期望的情况下，当fet开关堆叠处于关断状态时，漏极-源极阶梯将不会汲取任何电流，或者汲取可以忽略不计的电流，这意味着晶体管(t1,
…
,t4)中的每个晶体管的漏极将经历大约0v的相同的直流电压。
6.当对天线施加大的rf电压时，fet开关堆叠(100)、漏极-源极电阻阶梯、栅极电阻阶梯和体电阻阶梯都被设计成在fet开关堆叠(100)之中均匀地分配rf电压。没有直流分量的rf信号不会直接改变堆叠中任何一点处的直流电压。然而，在操作期间，由于所施加的rf信号，可能存在晶体管内产生的一些电流，这可能会改变直流电压分配。每个点处的rf信号叠加在现有的直流电压上。当fet开关堆叠(100)处于“关断”或非导通状态时，fet开关堆叠(100)被设计成不传导作为与所施加的rf电压同相的电流的电流的实分量。由于串联的栅极-漏极电容器cgd、栅极-源极电容器cgs以及晶体管(t1,
…
,t4)中的每个晶体管的漏极与源极之间的额外固有电容，晶体管堆叠表现为纯电容阻抗。在关断状态下，只要每个晶体管
上的rf电压幅度低于临界值(vpeak)，晶体管就不会通过跨晶体管的漏极到源极施加的rf电压的实际电流。如果rf电压超过该值，晶体管将失效或“击穿”并开始传导实际电流。每个晶体管的vpeak的值是漏极/源极直流电压与栅极直流电压之间的相对直流电压的函数。栅极电压相对于漏极/源极电压负得越多，vpeak的值就越高。如果体直流电压超出一定范围，体直流电压也可能具有影响，尽管这种影响通常较低。
7.由于堆叠中的每个晶体管(t1,
…
,t4)在击穿之前可以“阻塞”的最大电压取决于栅极端子与漏极/源极端子之间的负直流电压差的量，因此可能需要使栅极端子相对于漏极/源极电压显得更负，以增加此阻塞电压。这可以通过使漏极/源极端子更正和/或使栅极端子更负来实现。
8.在开关堆叠的实现中可能存在下述情况：难以、不方便或不可能将期望的直流电压施加到堆叠中的每个晶体管。一个示例是，如果包括可以相对于漏极/源极端子将栅极端子偏置为负的电路太昂贵。另一个示例是，如果因为某些晶体管可能需要比其他晶体管阻塞更多的电压，因此堆叠中的不同晶体管具有不同的直流电压电平是有利的。第三个示例是，如果存在堆叠内产生的以均匀或不均匀的方式干扰外部施加的电压的不期望的直流电流。使用晶体管堆叠中的漏电流的示例，进一步阐明上述几点。
9.在实际条件下，更特别地，在关断状态期间在经历大的rf摆动的堆叠的开关中，堆叠内的每个晶体管都会产生从晶体管的漏极/源极流向晶体管的体的不期望的漏电流。这种产生的电流在本文献中被称为“ibody”。参照图1a，箭头(ib1,
…
,ib4)表示体电流，每个体电流从对应晶体管的体向下流过体电阻阶梯并流入电源(vb)。此外，如箭头(id1,
…
,id4)所示，电流将从天线(直流接地)和接地流过漏极-源极电阻阶梯，并流向堆叠内的晶体管的漏极-源极。需要指出的是，由于漏极-源极电阻阶梯在两端都连接至接地，因此在这样的电阻阶梯中流动的电流可能沿着不同的方向，如箭头(id1,
…
,id4)所示，向下或向上，并取决于电流在漏极-源极电阻阶梯内的位置。
10.由于上文所描述，不想要的漏电流ibody在整个开关堆叠中的流动改变了在这样的开关堆叠上的直流电压分配。换句话说，各种开关堆叠节点将经历与偏置电路在不存在这样的漏电流的情况下提供给这样的节点的直流偏置电压不同的不期望的直流偏置电压。在整个公开内容中，体漏电流对整个堆叠中的直流偏置电压分配的不期望的影响被称为“去偏置”效应。
11.进一步参照图1a，从体流向电源(vb)的漏电流将导致跨体电阻阶梯的电阻器的电压降，并且因此，与没有漏电流的理想/期望情况相比，晶体管中的每个晶体管的体将经历较小的负电压。在栅极电阻阶梯和体电阻阶梯不同的情况下，栅极电压也不会受到跨fet开关堆叠的漏电流循环的影响。另一方面，漏电流从直流接地流向晶体管的漏极/源极会跨漏极-源极电阻阶梯的电阻器产生电压降，因此，与0v直流的理想/期望情况相比，晶体管的漏极/源极将经历较大的负电压。在栅极电压保持不变(例如，-3v)的情况下，这意味着与理想/期望场景相比，栅极-源极电压将负得较少的，从而导致晶体管的功率处理劣化。下面，将使用数值示例进一步阐明这一点。
12.图1b至图1c分别示出了图1a的fet开关堆叠(100)，其中，在关断状态下，栅极电阻阶梯和体电阻阶梯都被偏置，例如具有-3v的负直流电压，并且漏极-源极电阻阶梯通过端口连接至直流接地。
13.图1b表示理想/期望情况，其中假设不存在体漏电流。从图1b中可以看出，所有晶体管的漏极都偏置在0v，栅极和体都偏置在-3v，并且实际上不存在直流电流流过电阻阶梯。这是理想/期望的场景。
14.ibody存在是因为漏极到栅极之间的电势的峰值差。载流子由峰值电压产生。空穴通过体离开，电子通过漏极/源极离开。虽然产生是脉冲的，但它在输出时通过电阻和电容被滤波。另一方面，图1c示出了跨堆叠的直流电压分配如何改变，从而导致漏电流在开关堆叠内流动。例如，晶体管(t1,
…
,t4)的漏极现在分别经历(-0.2v，-0.4v，-0.2v，0v)的直流电压，而不是全部处于如图1b所示的期望的0v直流电压。另外如图1c所示，由于ibody从漏极-源极阶梯的顶部和底部流向漏极-源极阶梯的中心，因此中间晶体管经历的漏电压变化最大。
15.继续相同的示例，至于体电压，晶体管(t1,
…
,t4)的体可能经历(-2.6v，-2.2v，-1.9v，-1.5v)的电压，而不是全部处于-3v的期望电压。这由图2的曲线(101、102)进一步示出，图2的曲线分别代表开关堆叠的晶体管的漏极和体的示例性直流平均电压分布，图2的曲线参照堆叠中晶体管的位置绘制(底部位置在右侧，顶部位置在左侧)。从曲线图(101)可以看出，并且如上面提到的，与理想/期望场景相比，堆叠的中间的晶体管经历了直流漏极电压的最大的偏差，这是由于不期望的电流“ibody”在漏极-源极电阻阶梯内流动。至于晶体管的体，如图2的曲线图(102)所示，位于更靠近堆叠的顶部的晶体管与所期望电压的偏差更大。
16.如上所述减少跨偏置电阻器的不期望的电压降的一种方式是减少所有偏置电阻器值。这是以整体电路性能劣化为代价的。首先，由于实现较小的偏置电阻，开关堆叠在关断状态的等效电阻(roff)将更小。这将导致电路的品质因数(q)劣化。换句话说，在开关堆叠的功率处理与整体系统性能参数诸如q之间存在权衡，这样的权衡在将开关堆叠设计为rf通信系统的一部分时会带来挑战。


技术实现要素：

17.如上所述，在操作条件期间，更特别地，当开关堆叠处于关断状态时，在这样的开关堆叠中产生的不期望的电流可能改变跨开关堆叠的期望直流电压分配的平衡。需要一种有效且实用的解决方案来消除这种对电压分配的不良影响。
18.继续参照上述体漏电流情况，当fet开关堆叠处于关断状态时，存在两个与体漏电流ibody的存在相关联的问题：
19.1.漏电流产生问题：需要负电源来产生和处理开关内循环的这种电流。
20.与不存在漏电流的理想/期望场景中的接近零电流相比，此电流要大得多。至少从芯片上所需空间的角度来看，这导致更昂贵的设计。
21.2.偏置电压分配问题：体漏电流的流动改变了跨堆叠的电压分配，导致开关堆叠内晶体管的功率处理能力降低。
22.本公开内容中描述的方法和装置解决了如上所述的生成问题和分配问题。如稍后将详述的，所公开的方法和装置使得能够通过在fet开关堆叠中的特定点处提供一些局部电荷支持来增加fet开关堆叠中的偏置电阻器值。根据本公开内容的各种实施方式，这可以通过经由体电荷重新分配电阻阶梯和/或漏极-源极电荷重新分配电阻阶梯重新分配电荷
来执行。
23.根据第一方面，一种场效应晶体管(fet)开关堆叠电路包括：耦接至射频(rf)端子的串联连接的fet晶体管的堆叠配置；耦接至rf端子的电荷重新分配电阻阶梯，该电荷重新分配电阻阶梯包括串联连接的电荷重新分配电阻器和分接点；以及漏极/源极桥接网络，其被配置成选择性地将电荷重新分配电阻阶梯上的一个或更多个分接点的第一集合与fet晶体管的漏极或源极端子耦接/去耦接，以及体桥接网络，其被配置成选择性地将电荷重新分配电阻阶梯上的一个或更多个分接点的第二集合与fet晶体管的体端子耦接/去耦接，其中，当fet开关堆叠处于关断状态时：fet开关堆叠被配置成在rf端子处耦接至rf信号，并在分接点处分配rf电压；以及在rf信号的周期的第一部分期间，漏极/源极桥接网络将一个或更多个分接点的第一集合耦接至fet晶体管的漏极或源极端子，并且体桥接网络将一个或更多个分接点的第二集合耦接至fet晶体管的体端子。
24.根据第二方面，描述了一种场效应晶体管(fet)开关堆叠电路，包括：i)串联连接的fet晶体管的堆叠配置；ii)漏极/源极电荷重新分配电阻阶梯，其包括串联连接的漏极/源极电荷重新分配电阻器以及与串联连接的fet晶体管中的fet晶体管的漏极或源极对应的一个或更多个漏极/源极分接点的集合；iii)体电荷重新分配电阻阶梯，其包括串联连接的体电荷重新分配电阻器以及与串联连接的fet晶体管中的fet晶体管的体相对应的一个或更多个体分接点的集合；以及iv)漏极-体桥接网络，其被配置成：选择性地将一个或更多个漏极/源极分接点的集合与一个或更多个体分接点的集合耦接/去耦接，从而选择性地将fet晶体管的漏极或源极与fet晶体管的体耦接/去耦接，以在全部的fet晶体管中重新分配电荷。
25.根据第三方面，描述了一种射频(rf)开关堆叠电路，包括：以串联配置连接的fet晶体管的堆叠，其被配置成耦接至天线以接收rf信号；体电阻阶梯，其包括耦接至fet晶体管的堆叠中的fet晶体管的体的体电阻器；漏极-源极电阻阶梯，其包括耦接至fet晶体管的堆叠中的fet晶体管的漏极/源极的漏极-源极电阻器；电荷重新分配电阻阶梯，其包括电荷转移电阻器和至少一个分接点；以及桥接网络，其被配置成在rf信号的周期的一部分期间选择性地将电荷重新分配电阻阶梯的至少一个分接点与晶体管的堆叠中的晶体管的漏极-源极和/或体耦接/去耦接，以便选择性地从电荷重新分配电阻阶梯获得电流并将所述电流传送至漏极-源极电阻阶梯和/或从体电阻阶梯吸收电流并将所述电流传送至电荷重新分配电阻阶梯。
26.根据第四方面，一种在fet开关堆叠处于关断状态时调整fet开关堆叠偏置的方法，该方法包括：跨fet开关堆叠耦接电荷重新分配电阻阶梯，该电荷重新分配阶梯包括分接点；在关断状态下跨fet开关堆叠施加rf信号以在分接点产生电压；在rf信号周期的第一部分期间，将第一分接点耦接至fet开关堆叠的fet晶体管的漏极/源极端子，并将第二分接点耦接至fet开关堆叠的fet晶体管的体端子，从而上拉fet晶体管的漏极/源极端子的电压并下拉fet晶体管的体端子的电压。
27.在本技术的说明书、附图和权利要求中提供本公开内容的其他方面。
附图说明
28.图1a至图1c示出了现有技术的fet开关堆叠。
29.图2示出了现有技术的曲线图，其说明了处于关断状态下的fet开关堆叠中的漏极偏置电压和体偏置电压相对于位置的变化。
30.图3示出了根据本公开内容的实施方式的示例性开关堆叠。
31.图4示出了根据本公开内容的实施方式的示例性桥接网络。
32.图5示出了根据本公开内容的另一实施方式的fet开关堆叠。
33.图6a示出了根据本公开内容的实施方式的堆叠中的晶体管的漏极/源极的示例性rf电压波形。
34.图6b是根据本公开内容的实施方式的堆叠中的晶体管的体的示例性rf电压波形。
35.图6c至图6e示出了根据本公开内容的实施方式的漏极-源极相对于电荷重新分配分接点的示例性rf波形。
36.图6f示出了根据本公开内容的实施方式的体相对于电荷重新分配分接点的示例性rf波形。
37.图7a示出了根据本公开内容的实施方式的堆叠中的晶体管的漏极端子和堆叠中的另一晶体管的体端子的示例性rf波形，这两个波形是相对于相同的分接点。
38.图7b示出了根据本公开内容的实施方式的晶体管的体端子相对于堆叠中的另一晶体管的漏极端子的示例性rf波形。
39.图8a至图8h示出了根据本公开内容的各种实施方式的fet开关堆叠的示例性电流流动图。
40.图9a示出了根据本公开内容的实施方式的漏极桥接电路的示例性实现方式。
41.图9b示出了根据本公开内容的实施方式的体桥接电路的示例性实现方式。
42.图10示出了根据本公开内容的实施方式的包括两个电荷重新分配电阻阶梯的fet开关堆叠。
具体实施方式
43.图3示出了根据本公开内容的实施方式的fet开关堆叠电路(300)。fet开关堆叠电路(300)包括：开关电路(301)；桥接网络(303)；电荷重新分配电阻阶梯(302)，其包括多个串联连接的电荷转移电阻器(r
c1
,
…
,r
cm
)，以及串联连接至多个电阻器(r
c1
,
…
,r
cm
)的电容器(c1)。开关电路(301)包括：串联连接的晶体管(t1,
…
,tn)的堆叠，包括电阻器(r
g1
,...,r
gn
)的栅极电阻阶梯，包括电阻器(r
ds1
,
…
,r
dsn
)的漏极-源极电阻阶梯，以及包括电阻器(r
b1
,
…
,r
bn
)的体电阻阶梯。晶体管(t1,
…
,tn)在顶部耦接至rf路径以接收rf信号(例如，来自天线)，并且在另一端耦接至参考电压(vt)。栅极电阻阶梯耦接至晶体管(t1,
…
,tn)的栅极端子，还耦接至参考电压(vg)。体电阻阶梯在一端耦接至晶体管(tn)的体端子，在另一端耦接至参考电压(vb)。为方便起见，“堆叠单元”可以被定义为堆叠的1/n部分，其中包含在堆叠中存在n个的任何部件的一个单元，例如r
g2
、t2、r
ds2
和r
b2
。
44.继续参照图3，电荷重新分配电阻阶梯(302)还包括一个或更多个分接点(tp1,
…
,tpk)。在fet开关电路(301)处于关断状态时的操作条件下，电容器(c1)将来自天线的rf摆动(rf swing)耦接至电阻阶梯(302)，以跨电荷重新分配电阻阶梯——更具体地，在分接点(tp1,
…
,tpk)处——提供电源电压。桥接网络(303)包括连接至对应分接点(tp1,
…
,tpk)的节点(p1,
…
,pk)，以及用于将桥接网络(303)连接至开关电路(301)的节点(q1,
…
,qg)。
根据本公开内容的实施方式，每个节点(q1,
…
,qg)连接至开关电路(301)的任何一个晶体管(t1,
…
,tn)中的对应的晶体管的漏极/源极端子(通过连接至漏极/源极电阻阶梯上的对应节点)或体端子(通过连接至体电阻阶梯上的对应节点)。
45.根据本公开内容的教导，在rf摆动周期的一部分期间，每个分接点(tpi)，i＝1,
…
,k经由桥接网络(303)的对应节点对(pi，qj)，i＝1,
…
,k，j＝1,
…
,g选择性地耦接至开关电路(301)的对应的晶体管的漏极/源极端子或体端子。在rf摆动的另一部分期间，分接点(tpi)选择性地与开关电路(301)的对应的晶体管的对应的漏极/源极端子或体端子去耦接。换句话说，在rf摆动周期的一部分期间，漏极/源极端子和分接点的组彼此耦接/配对并且体端子和分接点的组彼此耦接/配对。
46.根据本公开内容的其他实施方式，分接点处的电压使得(漏极/源极端子，分接点)对的组从电荷重新分配电阻阶梯获得(source)电流并将其传送至漏极-源极电阻阶梯。此外，(体端子，分接点)对的组从体电阻阶梯吸收(sink)电流并将其传送至电荷重新分配电阻阶梯。由于吸收和获得过程两者都沿整个开关堆叠发生，因此电荷重新分配电阻阶梯可以在整个开关堆叠中局部地重新分配电荷，以创建从体电阻阶梯到漏极-源极电阻阶梯的净电流，从而减少去偏置效应。换句话说，分接点处的电压使得：当分接点与晶体管的漏极/源极端子耦接时，这样的漏极/源极端子的电压被拉高，从而抵消了体漏电流的影响，这通常会导致电压下降。类似地，当分接点与晶体管的体端子耦接时，这样的体端子的电压被下拉，以抵消体漏电流ibody，通常导致体电压升高。在下文中，使用根据本公开内容的一些示例性实施方式进一步阐明这一点。
47.图4示出了根据本公开内容的实施方式的之前在图3中示出的桥接网络(303)的示例性组成(403)。桥接网络(403)包括一个或更多个漏极桥接电路(bc
d1
,
…
,bc
dl
)和一个或更多个体桥接电路(bc
b1
,
…
,bc
bm
)，其中“l”和“m”大于或等于一且彼此独立。参照图3至图4的组合，每个漏极桥接电路可以将电荷重新分配电阻阶梯(302)的对应的分接点耦接至开关堆叠(301)的对应的晶体管的漏极/源极端子。类似地，每个体桥接电路可以将电荷重新分配电阻阶梯(302)的对应的分接点耦接至开关堆叠(301)的对应的晶体管的体端子。本领域技术人员将理解，贯穿本公开内容使用的术语“漏极”桥接电路和“漏极”端子仅出于简洁的目的，因为这样的术语的预期含义如上所述是“漏极/源极”桥接电路和“漏极或源极”端子的含义。
48.现在将参照图5，其中示出了图3的fet开关堆叠电路(300)的一部分。为了清晰和易于理解起见，图5中仅示出了图3的开关堆叠电路(300)的组成部分的子集，以说明桥接电路的功能以及这样的桥接电路与开关堆叠的晶体管和电荷重新分配电阻阶梯的相互作用。特别地，图5示出了下述示例，其中为了简单起见，图4的桥接网络(403)仅包含一个漏极桥接电路(bcd)和一个体桥接电路(bcb)。
49.如图5所示，漏极桥接电路(bcd)在一端耦接至分接点(t
pj
)，在另一端耦接至晶体管(tk)的漏极/源极端子。类似地，体桥接电路(bcb)在一端连接至分接点(tpi)，在另一端连接至晶体管(tk)的体端子。漏极桥接电路(bcd)被配置成使得：在rf摆动周期的一部分期间，漏极桥接电路(bcd)处于导通(接通)状态，从而将分接点(t
pj
)耦接至晶体管(tk)的漏极/源极端子。另一方面，在rf摆动的另一部分期间，漏极桥接电路(bcd)被选择性地配置成处于非导通(关断)状态，从而使分接点(t
pj
)与晶体管(tk)的漏极/源极端子去耦接/电隔
离。类似的考虑适用于体桥接电路(bcb)。
50.如上所述，当开关堆叠中的晶体管处于关断状态时，每个晶体管的漏极/源极可以被直流偏置在例如0v并且每个晶体管的栅极和体可以被直流偏置在负电压(例如，-3v)。电荷重新分配电阻阶梯被直流偏置在漏极-源极电阻阶梯上的电压与体电阻阶梯上的电压之间的某个中间电压处，例如在中间点处，在这种情况下为-1.5v。还如上所述，当向天线施加大的rf电压时，图1a的fet开关堆叠(100)、漏极-源极电阻阶梯、栅极电阻阶梯和体电阻阶梯都被设计成在fet开关堆叠之中均匀分配rf电压。对于电荷重新分配电阻阶梯也是如此。由于从接地端到天线端的rf幅度增加，因此对于足够大的rf幅度，在电荷重新分配电阻阶梯或网络中将存在某些分接点的电压暂时高于某些漏极/源极端子的电压。某一分接点的rf幅度与某一漏极/源极端子的rf幅度之差大于电荷重新分配电阻阶梯的直流偏置点与漏极/源极端子的直流偏置点之差。类似地，对于足够大的rf幅度，在电荷重新分配电阻网络中将存在某些分接点的电压暂时低于某些体端子的电压。因此，由于从接地端到天线端的rf幅度增加，对于足够大的rf幅度，体电阻阶梯或网络中将存在某些点的电压暂时高于漏极/源极电阻阶梯或网络中的其他某些点的电压。
51.为了进一步说明这一点，参照图6a，其示出了在rf波形的两个周期(正-负-正-负)的过程中，三个连续漏极d(j-1)、d(j)和d(j+1)(在堆叠中从低到高)上的电压随时间的变化v(t)。堆叠中较高的晶体管具有增加的总rf信号的百分比，即它们具有较高的峰值正电压和较低的峰值负电压。
52.另一方面，图6b示出了在rf波形的两个周期过程中，电荷重新分配电阻阶梯的三个分接点l(k)、l(m)、l(n)(在阶梯中从低到高)上的电压随时间的变化v(t)。这些分接点与连续的晶体管t
j-1
、tj和t
j+1
对齐，但它们之间可能存在中间分接点。与上述图6a中所示的晶体管漏极/源极v(t)波形一样，阶梯中较高的点具有增加的总rf信号的百分比。本领域技术人员将理解，在一个晶体管间隔内的阶梯中可以存在任意数量的分接点，因此任何中间幅度的曲线都是可能的。也可以从图6a至图6b注意到分接点与晶体管漏极点之间的直流电压偏移。
53.当将图6a和图6b进行比较时，可以观察到漏极d(j-1)、d(j)和d(j+1)上的电压与对齐的分接点l(k)、l(m)、l(n)上的电压之间的电压偏移。因此，可以选择分接点，使得分接点的rf幅度大于或小于漏极/源极端子处的rf幅度。进一步地，可以通过选择在电荷重新分配阶梯上的不同的分接点来调整漏极/源极端子处的rf幅度大于或小于分接点处的rf幅度的量。与直流偏移相结合的幅度差将设置给定漏极/源极端子和电荷重新分配电阻阶梯中特定分接点之间的作为时间的函数的相对电压。
54.图6c分别示出了漏极(dj)和梯形分接点(tp、tr)之间的电压差随时间的相对电压波形(620)、(610)的示例，(tr)高于(tp)，其中当在堆叠中对齐时(tp)和(tr)都低于(dj)。特别地，曲线图(610)示出了相对于(tr)的相对电压随时间的变化，曲线图(620)示出了相对于(tp)的相对电压随时间的变化。参照波形(610)，可以注意到，对于分接点(tr)，在rf周期的正摆动部分，漏极(di)上的电压相对于分接点(tr)是正的，但是存在负摆动部分的一部分δt1，其中漏极(dj)上的电压相对于分接点(tr)上的电压是负的。这是由于分接点(tr)比堆叠中的漏极(dj)低的事实。因此，其具有较小的rf电压摆动，所以在rf信号的负部分期间，其变得比(dj)负得少。因此，对于负摆动的一部分，(dj)相对于(tr)为负。类似的观
察可以参照分接点(tp)、曲线图(620)和时间段δt4进行。
55.图6d示出了漏极(dj)与阶梯分接点(tq)之间的电压差随时间变化的相对电压波形(630)的示例，其中当在堆叠中对齐时(tq)高于(dj)。特别地，曲线图(630)示出了漏极(di)相对于(tq)的相对电压随时间的变化。对于rf周期的负摆动部分，(dj)上的电压相对于分接点(tq)上的电压为正，但是存在正摆动部分的一部分δt2，其中电压差为负。这是由于分接点(tq)高于堆叠中的漏极(dj)的事实。因此，它具有较大的rf电压摆动，因此在rf信号的正部分期间，它变得比(dj)正得多。因此，对于正摆动的部分，(dj)相对于(tq)为负。
56.在图6e中一起示出分别来自图6c和图6d的两个波形(610、630)。可以注意到，在rf波形的正部分和负部分两者期间，存在时间窗口，其中漏极/源极(dj)相对于一个或另一个分接点为负。对于图6e所示的示例性情况，漏极/源极相对于任一分接点为正的最大量为4伏。如上所述，根据本公开内容的实施方式的漏极/源极桥接电路可以被构造和连接为使得它们在漏极/源极处于比耦接的分接点更低的电压时导通(参见图6e中的负电压时间窗口)，并且它们在漏极/源极处于比耦接的分接点更高的电压时阻断导通(参见图6e中的正电压时间窗口)。
57.类似于对于漏极/源极端子的图6e，图6f示出了作为给定体端子与电荷重新分配电阻阶梯中的两个特定分接点(tr、ts)之间的作为时间的函数的相对电压(640、650)。在这种情况下，存在rf波形的每个半周期的一部分，其中体端子相对于分接点中的一个或另一个分接点为正。此外，对于图中所示的具体示例，在rf波形的整个时间跨度期间，体电压相对于任一分接点电压为负绝不会超过4伏。如上所述，参照该实施方式，桥接电路被构造和连接成使得当体处于比耦接分接点高的电压时(图6f中的正电压时间窗口)，它们导通，而当体处于比耦接分接点的电压低时(图6f中的负电压时间窗口)，它们会阻断导通。
58.图7a示出了第一晶体管的漏极/源极端子和第二晶体管的体端子随时间变化的相对电压波形(710、720)，两者都相对于相同的分接点(tr)。在rf周期的负部分期间，存在一段时间δt3，其中第二晶体管的体端子相对于分接点(tr)为正，同时第一晶体管的漏极/源极相对于分接点(tr)为负。因此，在该时间窗期间，第二晶体管的体相对于第一晶体管的漏极/源极为正。这在图7b中得到了更好的证明，图7b示出了所参照的第二晶体管的体随时间变化的电压相对于第一晶体管的漏极/源极随时间变化的电压。
59.如先前在图6c中所指出的，曲线图(620)表示在堆叠中低于其耦接至的漏极/源极的分接点(tp)上的电压差。另一方面，图6c中所示的第二曲线图(610)表示在堆叠中也低于其耦接至的漏极/源极的另一分接点(tr)上的电压差，但是低与(tp)不同的量。类似于分接点(tp)的行为，对于rf周期的正摆动部分，漏极/源极相对于分接点(tr)为正，而替代地，存在负摆动部分的一部分(时间窗口/段)δt4，其中漏极/源极电压相对于分接点(tr)的电压为负。曲线图(610)和(620)示出了：i)电压差的幅度和ii)漏极/源极相对于耦接的分接点为负的持续时间都可以通过选择堆叠中分接点相对于其耦接至的漏极/源极低多少或高多少来调整。由于电荷重新分配电阻阶梯可以具有任何数量的分接点，所以这种定性考虑使得能够调整电压差波形以实现任何期望的特性。
60.现在转向图4和图5中所示的先前表示，以下图8a至图8e将说明几个电流流动示例。这样的图旨在是示意性的和指示性的。例如，为了更清楚起见，未示出晶体管。另外，针对每个晶体管只示出一个漏极电阻，因此漏极/源极电阻阶梯上的电阻器之间的每个点都
连接至晶体管漏极。类似地，针对每个晶体管只示出一个体电阻器，因此体电阻阶梯上的电阻器之间的每个点都连接至晶体管体。此外，在这样的图的示例性表示中，电荷重新分配电阻阶梯被分成每个晶体管四段，在这种情况下也仅用于表示目的。本领域技术人员将理解，在任何阶梯上可以存在任何数量的段，均匀或不均匀地分配在全部的晶体管中。类似地，本领域技术人员也将理解，每个晶体管的对应阶梯上可以存在一个以上的漏极电阻和/或体电阻，以便使得能够实现设计分接点的自由度，以便提供作为所施加的rf电压的函数的在三个电阻阶梯中的某些点之间的期望的电压关系。
61.首先参照图8a，为了说明当桥接电路(bcd、bcb)处于导通(接通)状态时的时间段期间的电流流动，这样的图示出了fet开关堆叠的一部分(800)，示出了漏极-源极电阻阶梯(801)、体电阻阶梯(803)和电荷重新分配电阻阶梯(802)。在这样的图中，左侧是旨在更靠近天线端子的一侧，如图所示。示出了若干个漏极/源极桥接电路(bcd)，它们各自的阳极(a)和阴极(c)连接在电荷重新分配阶梯(802)中的分接点与漏极-源极电阻阶梯/网络(801)的漏极/源极端子之间。还示出了若干个体桥接电路(bcb)，它们各自的阴极(c)和阳极(a)连接在电荷重新分配电阻阶梯(802)的分接点与体电阻阶梯(803)的体端子之间。
62.参照图6c，图8b示出了在施加到天线的rf信号的负部分期间，特别是在图6c的时间间隔δt1期间的电流流动(使用粗线和箭头)。如上所述，所有三个电阻阶梯(801、802、803)中的节点朝向堆叠中“更低”的位置即更远离天线并朝向图8b中的右方向都具有更小的rf电压幅度。因此，在rf电压信号的负部分期间，朝向右方向的节点施加了较小的负电压，相对于靠近天线端的点变得更正。因此，具有比阳极更靠近天线(在该图中的左侧)连接的阴极的桥接电路bcd和bcb在波形的这部分期间被配置成导通。因此，如箭头所示，电流从体电阻阶梯流向电荷重新分配电阻阶梯，并从电荷重新分配电阻阶梯流向漏极-源极电阻阶梯。
63.另一方面，图8c示出了在施加到天线的rf信号的正部分期间特别是在图6d的时间间隔δt2期间的电流流动。如上所述，所有三个电阻阶梯(801、802、803)中的节点朝向堆叠中“更高”的位置即更靠近天线并朝向图8c中的左方向都具有更大的rf电压幅度。因此，在rf电压信号的正部分期间，朝向左方向的节点施加了更大的正电压，相对于更远离天线端的点变正。因此，具有比阴极更靠近天线(在该图中的左侧)连接的阳极的桥接电路bcd和bcb被配置成在波形的这部分期间导通。因此，如箭头所示，电流从体电阻阶梯流向电荷重新分配电阻阶梯，并从电荷重新分配电阻阶梯流向漏极-源极电阻阶梯。
64.参照图8b和图8c中所示的组合表示，来自体电阻阶梯的电流被注入电荷重新分配阶梯的点与电荷重新分配电阻阶梯中电流被漏极电阻阶梯汲取的点分开。电荷重新分配阶梯连接这些点，并使净电流从体电阻阶梯流到漏极电阻阶梯。如图6c所示，可以通过改变堆叠中分接点相对于漏极/源极的位置来调整漏极/源极和耦接至其的分接点之间的相对电压波形的特性。因此，如果选择电荷重新分配电阻阶梯中的不同分接点，这将改变电流从电荷重新分配电阻阶梯流向漏极/源极电阻阶梯的波形部分的幅度和持续时间。对于耦接至电荷重新分配电阻阶梯的体也是如此。由于耦接至漏极/源极的分接点和耦接至体的分接点可以被调整成沿电荷重新分配电阻阶梯的不同点，因此还可以使耦接至漏极/源极的分接点与耦接至体的分接点相同。然而，这种选择可能会将相对电压波形(见图6c)限制为非最佳特性。
65.由于体到分接点相对电压波形的特性取决于在堆叠中分接点相对于耦接的体的位置，因此可以通过移动分接点或体电阻阶梯中的位置被接入的点来改变该相对位置。通过将体电阻阶梯中的电阻器分成多个串联电阻器，可以创建额外的接入点。举例来说，虽然图8a至图8c示出了体电阻阶梯中每个体一个电阻器，但是图8d示出了这种配置的不同实施方式，其中体电阻阶梯中每个体存在两个电阻段(两个示例用附图标记803'和803”示出)。因此，在图8d中，接入体电阻阶梯的点被移动了二分之一的堆叠单元。为了保持电荷重新分配电阻阶梯与体电阻阶梯的接入的相对位置相同，电荷重新分配电阻阶梯上的分接点也移动了二分之一的堆叠单元。所得到的配置提供了其中电荷重新分配电阻阶梯上的相同分接点耦接至漏级/源级电阻阶梯和体电阻阶梯两者的实施方式。
66.对于其中相同的电荷重新分配电阻阶梯分接点耦接至漏极电阻阶梯和体电阻阶梯两者的上述特定情况，电流可以从体电阻阶梯流到漏极电阻阶梯而不通过在电荷重新分配电阻阶梯中的任何电阻器。在这种情况下，电荷重新分配电阻阶梯不需要电阻器连接体电阻阶梯接入点和漏极电阻阶梯接入点共有的分接点。这种具体配置如图8e所示，其中电荷重新分配网络中的所有电阻器都已被移除，并且因此省略了电荷重新分配电阻阶梯。在这种情况下，漏极/源极电阻阶梯和体电阻阶梯之间的电荷重新分配直接发生，而不仅仅是由于电荷重新分配电阻网络的存在而引起的。与其他实施方式类似，在每个半周期内，电流将仅流过特定的桥接电路。如图所示，在rf天线信号的正半周期期间，电流将仅流过阳极朝向左侧/天线侧的桥接电路。在负半周期期间，电流将仅流过阴极位于左侧/天线侧的桥接电路。
67.因此，在图8e中，连接至具有相同阳极/阴极取向的漏极桥接电路(bcd)的体桥接电路(bcb)可以被分组并且被称为漏极-体桥接电路(bcdb)。在图8f中示出体桥接电路(bcb)与漏极桥接电路(bcd)形成体-漏极桥接电路(bcdb)的这种组合。与桥接电路分离的情况类似，在rf天线信号的正半周期期间，如图8h所示，电流将仅流过阳极朝向左侧或天线侧的桥接电路。另一方面，在rf天线信号的负半周期期间，如图8g所示，电流将仅流过阴极在左侧或天线侧的桥接电路。
68.鉴于以上情况，本领域技术人员将理解，本公开内容的教导提供了与先前描述的体漏电流问题相关联的分配和产生问题的解决方案。
69.如在本公开内容的若干个部分中已经指出的，桥接电路将漏极/源极分接点连接至对应的晶体管的漏极/源极端子，使得i)在漏极/源极分接点的电压高于对应的晶体管的漏极/源极端子的电压期间，连接漏极/源极分接点和漏极/源极端子的桥接电路处于接通状态，因此导通；以及ii)在漏极/源极分接点的电压低于对应的晶体管的漏极/源极端子的电压期间，连接漏极/源极分接点和漏极/源极端子的桥接电路处于关断状态，因此不导通。
70.类似地，桥接电路将体分接点连接至对应的晶体管的体端子，使得i)在体分接点的电压低于对应的晶体管的体端子的电压期间，连接体分接点和体端子的桥接电路处于接通状态，因此导通，和ii)当体分接点的电压高于对应的晶体管体端子的电压时，连接体分接点和体端子的桥接电路处于关断状态，因此不导通。
71.换句话说，当桥接电路的阳极相对于桥接电路的阴极足够正时，桥接电路的功能是传导电流，并且当阳极相对于它们的阴极正得较小或为负时，桥接电路的功能是阻断电流。桥接电路可以是将电荷重新分配阶梯中的分接点连接至晶体管的漏极/源极端子或体
端子或将漏极/源极阶梯中的点连接至体阶梯中的点的二端子装置或电路块。此外，桥接电路可以具有连接至电荷重新分配阶梯中的附加点的附加控制端子。桥接电路内的元件可以包括二极管、二极管连接的nmos晶体管、二极管连接的pmos晶体管、电阻器、利用桥接电路的附加控制端子的nmos晶体管和利用桥接电路的附加控制端子的pmos晶体管。可以以串联、并联或串联/并联组合的方式放置桥接电路的上述示例性实现的任何组合。
72.图9a示出了漏极桥接电路的示例性实施方式，其中阳极节点连接至电荷重新分配阶梯分接点，阴极节点连接至晶体管漏极/源极以及可选的控制端口，控制端口可以连接至电荷重新分配阶梯中的不同分接点或者连接至一些其他输入信号。本领域技术人员将理解，这些是根据本公开内容的教导的实现方式和其他实现方式中的一些示例，并且还可以设想使用这样的实现方式的各种组合。
73.图9b示出了示例性的体桥接电路，其中阴极节点连接至电荷重新分配阶梯分接点，阳极节点连接至晶体管体和可选的控制端口，控制端口可以连接至电荷重新分配阶梯中的不同分接点或其他一些输入信号。本领域技术人员将理解，这些是根据本公开内容的教导的实现方式和其他实现方式中的一些示例，并且还可以设想使用这样的实现方式的各种组合。
74.返回参照图6c，曲线图(610)表示在关断状态下跨桥接电路的较小负峰值电压。就用作图9a或图9b中所示的桥接电路的设计的一部分的晶体管堆叠的击穿电压要求而言，这可以表示优于曲线图(620)所代表场景的优选场景。
75.在以上描述中，可以以确保电荷适当转移到漏极/源极端子的方式来选择晶体管(tk)的漏极和重新分配电阻阶梯的对应的分接点的相对电压。类似地，晶体管(tk)的体和重新分配电阻阶梯的对应的分接点的相对电压(tk)被选择成确保从体端子适当转移电荷。因此，晶体管(tk)的端子的电压与分接点的电压应该具有已知的、一致的关系。
76.参照图3，开关电路(301)可以被配置成在串联连接的多个晶体管(tl，...，tn)之间、在串联连接在漏极-源极电阻阶梯中的多个电阻器之间、在串联连接在栅极电阻阶梯中的多个电阻器之间以及在串联连接在体电阻阶梯中的多个电阻器之间划分施加到天线的全rf信号。由于漏极-源极电阻阶梯中的每个电阻器都与相关联的晶体管的漏极和源极端子并联连接，因此任何涉及它们中的任一者的连接的讨论都适用于它们两者。
77.进一步参照图3，电荷重新分配电阻阶梯(302)可以被配置成在串联连接的多个电阻器之间划分施加到天线的全rf信号。
78.在上述串联连接的结构中的所有串联连接的结构中，可以以相等或不相等的步长来划分全rf信号。此外，串联连接的结构中的每个串联连接的结构内的rf信号的划分可以根据其他电路块的操作条件而改变。由于电荷重新分配电阻阶梯的操作得益于其连接至漏极-源极电阻阶梯的点的精确电压关系，优选地，重新分配电阻阶梯内的rf信号划分跟随在漏极-源极电阻阶梯内的rf信号划分的变化。换句话说，随着串联晶体管堆叠内的rf信号划分变化，重新分配电阻阶梯内的rf信号分配可以与这些变化同步。
79.为了保持这样的同步，重新分配电阻阶梯可以具有被设计成在标称条件下具有与漏极-源极电阻阶梯相同的rf信号划分的特定的分接点。该条件可以通过提供例如将漏极-源极电阻阶梯的每个点连接至重新分配电阻阶梯的具有与漏极-源极电阻阶梯相同的rf信号划分的特定分接点的合适尺寸的电容器来满足，例如，参照图5中所示的电容器(510)。当
开关电路中的rf信号划分由于上述因素而变化时，由于漏极-源极电阻阶梯与重新分配电阻阶梯的特定分接点之间的电容连接，在重新分配电阻阶梯中的rf信号划分将跟随。
80.在目前为止描述的实施方式中，单个电荷重新分配电阻阶梯被用于提供耦接至fet开关堆叠内的晶体管的漏极/源极端子和体端子的分接点。还可以设想根据本公开内容的实施方式，其中使用两个单独的电荷重新分配电阻阶梯。在这样的实施方式中，可以使用漏极电荷重新分配电阻阶梯来提供耦接至漏极/源极端子的分接点，并且可以使用体电荷重新分配电阻阶梯来提供耦接至fet开关堆叠内的对应的晶体管的体端子的分接点。在这样的实施方式中，可以设计额外数量的节点或分接点，假设两个重新分配阶梯之一仅包含漏极/源极分接点，另一个仅包含体分接点。在下文中，更详细地描述使用两个电荷重新分配电阻阶梯的这样的实施方式。
81.图10示出了根据本公开内容的实施方式的fet开关堆叠电路(1000)。fet开关堆叠电路(1000)包括：开关电路(1001)、体电荷重新分配电阻阶梯(1012)、漏极电荷重新分配电阻阶梯(1022)和桥接网络(1003)。开关电路(1001)可以类似于图3的开关电路(301)。为了便于理解，图10中仅示出了三个堆叠晶体管。此外，虽然桥接网络(1003)可以包括多于三个桥接电路，但是为了清晰和说明的目的，图10中仅示出了三个这样的电路，即漏极桥接电路(bcd)、体桥接电路(bcb)和漏极-体桥接电路(bcdb)。体电荷重新分配阶梯(1012)在一端处耦接至天线(rf路径)，在另一端处连接至参考电压(vc1)。类似地，漏极电荷重新分配阶梯(1022)在一端处耦接至天线(rf路径)并且在另一端处连接至参考电压(vc2)。
82.继续参照图10，体桥接电路(bcb)用于将体电荷重新分配阶梯(1012)的分接点与对应的晶体管的体端子耦接/去耦接，漏极桥接电路(bcd)用于将漏极电荷重新分配阶梯(1022)的分接点与开关电路(1001)中对应的晶体管的漏极/源极端子耦接/去耦接。然而，为了节省电流，漏极-体桥接电路(bcdb)也可以用于将体电荷重新分配阶梯(1012)和漏极电荷重新分配阶梯(1022)耦接/去耦接。图10所示的桥接电路中的每一个的操作原理类似于之前关于图5的桥接电路(bcb、bcd)和图8e的桥接电路(bcdb)所描述的原理。特别地，如图10底部所示的漏极-体桥接电路(bcdb)将体电荷重新分配阶梯(1012)上的分接点(tpi)与漏极电荷重新分配阶梯(1022)上的分接点(tpj)直接耦接，从而在一个阶梯与另一阶梯之间重新分配电荷。
83.仍参照图10，电荷转移的路径如箭头(1051,1052,
…
,1057)所示。换句话说，电荷从体转移至体桥接电路(箭头1051)，然后经由漏极-体桥接电路(箭头1052,1053,1054,1055)到漏极桥接电路，然后再到漏极/源极端子(箭头1056,1057)。鉴于此，体漏电流ibody在电路结构内局部供应和循环。
84.转向参照前面提到的单个电荷重新分配阶梯实现的电容同步，如果需要，通过在每个电阻重新分配阶梯的特定分接点之间连接电容器，这样的同步可以扩展到图10的实施方式。
85.根据本公开内容的实施方式设计的开关堆叠可以实现为集成电路芯片或电子模块的一部分，其中集成电路芯片或电子模块是通信装置的一部分。还可以设想根据本公开内容的其他实施方式，其中所公开的开关堆叠是电子电路或电子模块或通信装置的rf前端的一部分。
86.进一步参照图3至图10，并且根据本公开内容的其他实施方式：
87.·
图3的fet开关堆叠电路(300)可以包括两个或更多个晶体管。
88.·
具有相同或不同组成部分的桥接电路或其组合可以用于设计开关堆叠。
89.·
当fet堆叠处于关断状态时，参考电压(vb,vg)可以供应负电压。
90.·
参考电压(vb,vg)可以供应相同或不同的电压值。
91.·
参考电压(vb,vg)可以由一个或更多个偏置控制电路控制，以在fet开关堆叠的关断状态和接通状态期间提供适当的电压值。
92.·
参考电压vt可以接地。
93.·
图3中与第一晶体管的漏极/源极端子配对的电荷重新分配阶梯(302)的任何分接点也可以与除了第一晶体管之外的第二晶体管的体端子配对。
94.·
电荷重新分配电阻阶梯可以包括一个或更多个分接点。
95.·
参考电压(vc)可以供应作为由参考电压(vb)或参考电压(vg)供应的电压值的一半的电压值。作为示例而非限制，参考电压(vb,vg)可以各自供应-3.2v并且vc可以是一半，在-1.6v处。
96.·
参考电压(vc1)可以供应约为由参考电压(vb)或(vg)供应的电压值的2/3的电压值，而参考电压(vc2)可以供应为由参考电压(vb)或(vg)供应的电压的1/3的电压值。作为示例而非限制，参考电压(vb,vg)可以各自供应-3.3v，并且参考电压(vc1,vc2)可以分别供应(-2.2v,-1.1v)。
97.如在本公开内容中使用的，术语“mosfet”意指具有绝缘栅并且包括金属或类金属、绝缘体和半导体结构的任何场效应晶体管(fet)。术语“金属”或“类金属”包括至少一种导电材料(例如铝、铜或其他金属，或高度掺杂的多晶硅、石墨烯或其他电导体)，“绝缘体”包括至少一种绝缘材料(例如氧化硅或其他介电材料)，并且“半导体”包括至少一种半导体材料。
98.对于本领域的普通技术人员应当容易明显的是，可以实现本发明的各种实施方式以满足多种规格。除非上文另有说明，否则合适的部件值的选择是设计选择的问题，并且本发明的各种实施方式可以以任何合适的ic技术(包括但不限于mosfet结构)或以混合或分立电路形式实现。集成电路实施方式可以使用任何合适的衬底和工艺进行制造，包括但不限于标准体硅、绝缘体上硅(soi)和蓝宝石上硅(sos)。除非上文另有说明，否则本发明可以以其他晶体管技术实现，其他晶体管技术例如双极型、gaas hbt、gan hemt、gaas phemt和mesfet技术。然而，上述发明构思对于基于soi的制造工艺(包括sos)以及具有类似特性的制造工艺特别有用。soi或sos上cmos工艺制造使电路具有低功耗、由于fet堆叠而在操作期间能够承受高功率信号、良好的线性度和高频操作(即高达并超过50ghz的射频)。单片ic实现特别有用，因为通过精心设计，寄生电容通常可以保持较低(或至少在所有单元中保持一致，允许它们得到补偿)。
99.根据特定规范和/或实现技术(例如，nmos、pmos或cmos，以及增强模式或耗尽模式晶体管装置)，可以调整电压电平或者反转电压和/或逻辑信号极性。部件电压、电流和功率处理能力可以根据需要进行调整，例如，通过调整装置尺寸、串联“堆叠”部件(特别是fet)以承受更大的电压，和/或使用并联的多个部件来处理更大的电流。可以添加额外的电路部件以增强所公开的电路的能力和/或提供额外的功能而不显著改变所公开的电路的功能。
100.已经描述了本发明的多个实施方式。应当理解，在不脱离本发明的精神和范围的
情况下可以进行各种修改。例如，上述步骤中的一些步骤可以与顺序无关，因此可以以与所描述的顺序不同的顺序执行。此外，上述步骤中的一些步骤可以是可选的。可以以重复、串行或并行方式执行关于上述方法描述的各种活动。
101.应当理解，以上描述旨在说明而非限制本发明的范围，本发明的范围由所附权利要求的范围限定，并且其他实施方式在权利要求的范围内。(请注意，权利要求元素的括号中的附图标记是为了便于引用这样的元素，其本身并不表示元素的特定要求顺序或枚举；此外，这样的附图标记可以在从属权利要求中重复使用作为对附加元素的引用，而不被视为开始冲突的标记序列)。