技术特征：
1.一种多路非交叠时钟信号产生电路，用于产生多路非交叠时钟信号，其特征在于，包括第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路；所述第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路均通过第一反相器inv1连接一时钟输入信号clk；所述第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路均包括至少一个逻辑门、多个反相器，所述逻辑门、反相器之间相互串联。2.根据权利要求1所述的多路非交叠时钟信号产生电路，其特征在于，所述逻辑门为与非门，或为或非门。3.根据权利要求2所述的多路非交叠时钟信号产生电路，其特征在于，所述第一逻辑门电路包括第一逻辑门n1、第二反相器inv2、第三反相器inv3、第四反相器inv4、第五反相器inv5、第六反相器inv6以及第七反相器inv7；所述第一反相器inv1的输入端连接所述时钟输入信号clk，其输出端连接所述第二反相器inv2的输入端；所述第一逻辑门n1的第一输入端连接所述第二反相器inv2的输出端，其输出端连接所述第三反相器inv3的输入端；所述第三反相器inv3的输出端与所述第四反相器inv4的输入端、所述第四反相器inv4的输出端与所述第五反相器inv5的输入端、所述第五反相器inv5的输出端与所述第六反相器inv6的输入端、所述第六反相器inv6的输出端与所述第七反相器inv7的输入端依次连接；所述第七反相器inv7的输出端为第一逻辑门电路的输出端ph1。4.根据权利要求3所述的多路非交叠时钟信号产生电路，其特征在于，所述第二逻辑门电路包括第二逻辑门n2、第三逻辑门n3、第八反相器inv8、第九反相器inv9、第十反相器inv10、第十一反相器inv11以及第十二反相器inv12；所述第二逻辑门n2的第一输入端连接在所述第六反相器inv6的输出端与所述第七反相器inv7的输入端之间，其第二输入端连接所述第一反相器inv1的输出端，其输出端连接所述第三逻辑门n3的第一输入端；所述第三逻辑门n3的输出端连接所述第八反相器inv8的输入端；所述第八反相器inv8的输出端与所述第九反相器inv9的输入端、所述第九反相器inv9的输出端与所述第十反相器inv10的输入端、所述第十反相器inv10的输出端与所述第十一反相器inv11的输入端、所述第十一反相器inv11的输出端与所述第十二反相器inv12的输入端依次连接；第十二反相器inv12的输出端为所述第二逻辑门电路的输出端ph2；所述第一逻辑门n1的第二输入端连接在所述第十反相器inv10的输出端与所述第十一反相器inv11的输入端之间。5.根据权利要求4所述的多路非交叠时钟信号产生电路，其特征在于，所述第三逻辑门电路包括第四逻辑门n4、第五逻辑门n5、第十三反相器inv13、第十四反相器inv14、第十五反相器inv15、第十六反相器inv16以及第十七反相器inv17；所述第四逻辑门n4的第一输入端连接在所述第十一反相器inv11的输出端与所述第十
二反相器inv12的输入端之间，其第二输入端连接所述第一反相器inv1的输出端，其输出端连接所述第五逻辑门n5的第一输入端；所述第五逻辑门n5的输出端连接所述第十三反相器inv13的输入端；所述第十三反相器inv13的输出端与所述第十四反相器inv14的输入端、所述第十四反相器inv14的输出端与所述第十五反相器inv15的输入端、所述第十五反相器inv15的输出端与所述第十六反相器inv16的输入端、所述第十六反相器inv16的输出端与所述第十七反相器inv17的输入端依次连接；所述第十七反相器inv17的输出端为所述第三逻辑门电路的输出端ph3；所述第三逻辑门n3的第二输入端连接在所述第十五反相器inv15的输出端与所述第十六反相器inv16的输入端之间。6.根据权利要求5所述的多路非交叠时钟信号产生电路，其特征在于，所述第四逻辑门电路包括第六逻辑门n6、第七逻辑门n7、第十八反相器inv18、第十九反相器inv19、第二十反相器inv20、第二十一反相器inv21以及第二十二反相器inv22；所述第六逻辑门n6的第一输入端连接在所述第十六反相器inv16的输出端与所述第十七反相器inv17的输入端之间，其第二输入端连接所述第一反相器inv1的输出端，其输出端连接所述第七逻辑门n7的第一输入端；所述第七逻辑门n7的输出端连接所述第十八反相器inv18的输入端；所述第十八反相器inv18的输出端与所述第十九反相器inv19的输入端、所述第十九反相器inv19的输出端与所述第二十反相器inv20的输入端、所述第二十反相器inv20的输出端与所述第二十一反相器inv21的输入端、所述第二十一反相器inv21的输出端与所述第二十二反相器inv22的输入端依次连接；所述第二十二反相器inv22的输出端为所述第四逻辑门电路的输出端ph4；所述第五逻辑门n5的第二输入端连接在所述第二十反相器inv20的输出端与所述第二十一反相器inv21的输入端之间。7.根据权利要求6所述的多路非交叠时钟信号产生电路，其特征在于，所述第五逻辑门电路包括第八逻辑门n8、第二十三反相器inv23、第二十四反相器inv24、第二十五反相器inv25以及第二十六反相器inv26；所述第八逻辑门n8的第一输入端连接在所述第二十一反相器inv21的输出端与所述第二十二反相器inv22的输入端之间，其第二输入端连接所述第一反相器inv1的输出端，其输出端连接所述第二十三反相器inv23的输入端；所述第二十三反相器inv23的输出端与所述第二十四反相器inv24的输入端、所述第二十四反相器inv24的输出端与所述第二十五反相器inv25的输入端、所述第二十五反相器inv25的输出端与所述第二十六反相器inv26的输入端依次连接；所述第二十六反相器inv26的输出端为所述第五逻辑门电路的输出端ph5；所述第七逻辑门n7的第二输入端连接所述第二十六反相器inv26的输出端。8.根据权利要求7所述的多路非交叠时钟信号产生电路，其特征在于，还包括用于时钟延时的第一电容c1、第二电容c2、第三电容c3、第四电容c4以及第五电容c5；所述第一电容c1一极板连接在所述第三反相器inv3的输出端与所述第四反相器inv4的输入端之间，其另一极板接地；
所述第二电容c2一极板连接在所述第八反相器inv8的输出端与所述第九反相器inv9的输入端之间，其另一极板接地；所述第三电容c3一极板连接在所述第十三反相器inv13的输出端与所述第十四反相器inv14的输入端之间，其另一极板接地；所述第四电容c4一极板连接在所述第十八反相器inv18的输出端与所述第十九反相器inv19的输入端之间，其另一极板接地；所述第五电容c5一极板连接在所述第二十三反相器inv23的输出端与所述第二十四反相器inv24的输入端之间，其另一极板接地。9.根据权利要求7所述的多路非交叠时钟信号产生电路，其特征在于，还包括多个用于时钟延时的延时模块；所述第一逻辑门n1与所述第三反相器inv3之间串联至少一个所述延时模块；所述第三逻辑门n3与所述第八反相器inv8之间串联至少一个所述延时模块；所述第五逻辑门n5与所述第十三反相器inv13之间串联至少一个所述延时模块；所述第七逻辑门n7与所述第十八反相器inv18之间串联至少一个所述延时模块；所述第八逻辑门n8与所述第二十三反相器inv23之间串联至少一个所述延时模块。10.根据权利要求9所述的多路非交叠时钟信号产生电路，其特征在于，所述延时模块为传输门与电容的串联、偶数级反相器与偶数级反相器的串联或偶数级反相器与电容的串联。
技术总结
本实用新型公开了一种多路非交叠时钟信号产生电路，涉及数模混合开关电容技术领域，解决了现有延时设计在产生三路或以上的非交叠信号时，存在设计较为复杂，匹配要求高等的技术问题。本实用新型包括第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路，第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路均通过第一反相器inv1连接一时钟输入信号clk。本实用新型能够以最小的代价产生具有严格意义上的多路非交叠时钟电路，电路设计简单，功耗小，而且能有效节约电路板的面积。路板的面积。路板的面积。
技术研发人员：唐瑞
受保护的技术使用者：深圳贝特莱电子科技股份有限公司
技术研发日：2021.11.17
技术公布日：2021/12/24