减少sar adc中的元件失配的影响的制作方法
【技术领域】
[0001] 本发明总体涉及模式转换器（ADC)，具体地，涉及减少在基于ADC的逐次逼近寄存 器（SAR)中的元件失配的影响。
【背景技术】
[0002] ADC将模拟信号的采样值转换到包括有限数目位（例如，N位）的数字码。通常， SARADC通过连续将输入的模拟信号样本与中间数字码的模拟值进行比较而逐位产生数字 码。该中间数字码通常通过测试从最高有效位（MSB)到最低有效位（LSB)的每一位来连续 地产生。SARADC通常使用数模转换器（DAC)产生对应于中间数字码的中间模拟值。常规 的SARADC的操作在专利号6, 894, 627的美国专利中被描述。
[0003] SARADC中的DAC通常使用不同的技术来实现（例如，二进制加权解码和测温解 码）。在测温式解码器DAC中，每个元件被构造成同一值。测温式解码器被用于连接期望数 目的元件以形成本领域中熟知的对应于中间数字码的比率。每个元件值被期望与其他元件 值匹配，以便精确代表中间数字码。
[0004] 通常，在元件之间存在失配。失配的一个来源可能是在制造过程引起的跨越集成 电路的物理参数上的差异。这种失配可以影响产生的数字码的精确性。
【发明内容】
[0005] 根据本发明的一个方面，根据两个或多个代表性电容器堆的不同组，SARADC中的 一组中间位被分别转换为两个或多个中间模拟值。中间模拟值与输入的模拟样本比较以产 生精确的数字码位。根据另一方面，电容器的不同组选自不同的位置，以减小由于在制造过 程中的变化而产生的电容器失配的影响。根据另一方面，电容器的不同组选自对应于该组 中间位的测温码。
[0006] 根据另一方面，仅针对中间数字位的LSB部分重复转换过程，而保持MSB位相同。 代表MSB位的代表性电容器在每次转换过程中被改变。
[0007] 根据另一方面，每个电容器堆（bank)在形成在集成电路内的半导体管芯上的二 维电容器阵列的每行和/或列中包含至少一个单元电容器。
[0008] 根据另一方面，N位SARADC的分辨率通过产生相应地使用一个以上的转移函数 操作N位SARADC的两个或多个N位数字码来增强。每个转移函数被选择，以使N位SAR ADC偏移LSB值的分数。两个或多个N位数字码接着被相加以形成P位数字码，以使由于相 加导致P大于N。
【附图说明】
[0009] 图1是示例SARADC的框图。
[0010] 图2是描述在图1的DAC中所使用的示例电容器阵列的电路图。
[0011] 图3示出单元电容器被实现在图2的示例阵列的在半导体管芯上的方式。
[0012] 图4示出在图1的SARADC中可以产生N位数字码的方式的流程图。
[0013] 图5是示例6位测温解码器DAC的电路图。
[0014] 图6是并入SARADC的示例集成电路中的电容器网格。
[0015] 图7A-7D示出第一三个MSB位（位1、位2和位3)的电容器堆的连接。
[0016] 图7E-7H示出剩下的三个MSB位（位4、位5和位6)的电容器堆的连接。
[0017] 图8A-8D分别代表在产生第一、第二、第三以及第四SARADC输出的同时网格内的 电容器堆的配置。
[0018] 图9示出通过对部分14位进行重复转换过程而产生四个不同的14位SARADC输 出的时序图。
[0019] 图10是描述图1的SARADC的转移函数的图形。
【具体实施方式】
[0020] 在图1中，可以看到示例SARADC100的框图。示出的SARADC100包括采样保持 (S/H)电路IKKDAC150、比较器170以及SAR逻辑单元190。下面进一步详细描述每个框。
[0021] 采样保持（S/H)电路110在一时刻对在路径101上接收到的输入模拟信号进行采 样，并且在路径117上保持模拟样本（采样值）达期望的时长，以便进一步处理。S/H电路 110可以通过时钟信号来操作，从而控制采样率，并保持样本达期望的时长。S/H电路110 还可以使用已知的技术来实现。
[0022] 比较器170在其输入路径157和117上比较模拟信号，并且如果路径117 (非倒相 输入端）上的模拟信号的值大于路径157上的模拟信号的值（倒相（inverting)输入端）， 则产生逻辑值"1"作为路径179上的输出。否则，比较器170产生逻辑值"0"。比较器170 可以使用相关领域的已知的技术来实现。
[0023] SAR逻辑190在每个时钟周期处产生中间数字码，并且将中间数字码发送到路径 195上的DAC150。如本领域所熟知的，每个中间数字码在每个时钟周期处被产生以连续测 试（确定）N位数字码中从MSB到LSB的位值。在每个时钟周期SAR190中，基于来自比较 器170的比较结果来确定测试的位的值。在N个时钟周期的结束处，SAR逻辑190发送N个 确定的位作为SACADC的输出199。
[0024] DAC150将在路径195上接收的中间数字码转换成中间模拟值。中间模拟值被提 供在路径157上以便比较。DAC150使用元件阵列诸如电容器和/或电阻器来产生中间模 拟信号。通常由于若干优点诸如实现的复杂性、能源效率等，电容器被用作元件阵列。
[0025] 图2是描述DAC150部分的电路图。如图中所示，电容器210A至210H的阵列、开 关220A至220H以及二进制测温解码器240。每个部件在以下进一步被描述。
[0026] 二进制测温解码器240将在路径241上接收的中间数字码转换到测温码。例如，N 位的二进制中间数字码被转换成2N-1位测温码。测温码被提供以切换路径242上的配置。
[0027] 开关220A至220H中的每个分别通过K位中间数字码来操作（通过相应的2k-l 个测温码），其中K小于等于N。作为示例，开关220A至220H如果操作相应开关的位是处 于逻辑" 1"，则将电容器2IOA至2IOH的底板连接至参考电压+Vref，否则，连接其至参考电 压-Vref。親合至参考电压+Vref的电容器被称为代表性电容器，因为代表性电容器的总电 容对应于操作开关的数字码的二进制加权的总和。
[0028] 作为示例，图2可以代表N位DAC150中的K位的部分实现方式，而DAC150的其 他部分可以使用任何其他已知方法来实现。因此，N位中的期望的K位被发送到路径241 上。剩下的N-K位（MSB或者LSB侧）可以以相似的方式或者通过使用任何其他技术诸如 二进制加权阵列来产生。在N-K位代表MSB侧的位的情况下，图2中的电路有效地对在输 入模拟样本和由本领域熟知的中间数字码的N-K位的所形成的模拟值之间的差进行采样。
[0029] 电容器210A至210H中的每个电容器代表形成期望的电容值的单元电容器或者单 元电容器的组（以下称"电容器堆"）。图3描述在示例中单元电容器被实现在半导体管芯 上的方式。如该图所示，期望数目的单元电容器被展开（spread)(被实现）在跨越半导体 管芯310的二维阵列（网格）上。电容器堆210A至210H通过组合/耦合不同位置处的单 元电容器而形成。例如，4C电容器（C代表电容单元）的电容器堆可以通过将电容器耦合 在行A和列3、行C和列4、行E和列6以及行H和列7上（一起被称作电容器堆）来形成。 类似地，同一值的另一电容器堆可以通过选择网格中的其他4个电容器的组来实现。
[0030] 继续参照图2,示出的每个电容器堆具有nC的电容值。可替换地，电容器堆 21(^-2100可以被实现具有一个电容值（例如，〇，并且电容器21(^-21011可以被实现具有 其他电容值（例如，nC)。在图2中，所示的电容器堆的一端耦合至公共端子201，并且每 个电容器的其他末端可选择地耦合至依赖于路径242上所接收的测温码的参考电压+Vref 和-Vref之一（通过切换配置220)。
[0031] 因此，测温码1110000(对应于中间数字码011的三位）将三个电容器堆210F至 210H(对应于码011的代表性电容器）连接至参考电压+Vref，并且将其他5个电容器堆 2IOA至2IOE连接至-Vref，由此在端子210上形成与电容比3 (nC)/8 (nC)成比例的电压。 类似地，不同的测温码在端子201上形成不同的比率，由此产生与中间数字码成比例的模 拟电压。连接以形成与电容比成比例的端子201上的电压可以以依赖于用于形成比率的参 考电压的不同方式来实现。
[0032] 然而，可以认识到，单元电容器中的失配可以引起端子201上所形成的期望比率 的误差，由此在代表中间数字码的电压中引起误差。以下参照图4描述在一个示例中此类 失配的影响可以被减小的方式。
[0033] 图4是示出在SARADC的示例中可以产生N位数字码的方式的流程图。流程图开 始于步骤401，并且进入步骤410进行控制。
[0034] 在步骤410中，SARADC150通过连续测试一个时钟周期中的每个位来产生N个 时钟周期中的第一N位数字码。SARADC可以针对期望数目的MSB位使用测温解码DAC，并 且针对剩下的低阶位任何使用任何其他技术例如二进制加权电容器阵列DAC。在一个示例 中，测温解码被用于N-KMSB位，而N位的K