高速低功耗多阈值d型触发器的制造方法
【技术领域】
[0001]本发明主要涉及到大规模集成电路设计领域，特指一种高速低功耗多阈值D型触发器。
【背景技术】
[0002]随着工艺技术的不断提高，目前超大规模集成电路设计已进入深亚微米阶段。特征尺寸的降低，必然会带来MOS器件的阈值电压的降低，使得电路的漏电流随着特征尺寸的降低而呈指数形式上升，直接造成了电路漏电流功耗迅速增加。由漏电流带来的静态功耗已经不能被忽视。
[0003]工作在GHz范围内的系统，其功耗达到了几十W，甚至是几百w以上。过大的功耗带来了一系列的问题，已成为超大规模集成电路发展的一个重要障碍。高的功耗导致了芯片温度的高温。工作温度的升高不仅使电路的各种物理缺陷所造成的故障显现出来，而且高的工作温度使电路的连线电阻变大，线延时增加，导致严重的时延故障。同时，工作温度的升高将导致漏电流的增大，使芯片内部的工作容易失效，寿命缩短等。这些最终导致了电路的可靠性大大降低。有研宄表明，温度每升高10°c，器件的故障率就提高2倍。
[0004]低功耗设计技术贯穿于从系统级到器件(工艺)级的整个数字系统设计过程。集成电路设计的层次可以划分为以下几个层次:系统级、功能级(行为算法级)、寄存器传输级(结构级)、门级(逻辑电路级)、版图级(物理级)。
[0005]触发器、锁存器是构成时序逻辑电路的基本单元，触发器、锁存器消耗的功耗约占整个芯片的15%~45%。针对现在时钟频率越来越高的现象，触发器、锁存器的功耗比重在整个芯片中也越来越重，减少触发器的功耗，已经成为整个芯片设计的必备要求。
[0006]现在工艺技术发展到深亚微米阶段，漏电流带来的静态功耗己经成为不可忽视的功耗。降低漏电流功耗就是要降低漏电流。漏电流主要包括亚阈值漏电流、pn结反相漏电流和击穿电流等，而其中的亚阈值漏电流是漏电流的最主要部分。
[0007]当前电路设计中，已提出几种降低漏电流的技术。
[0008]1、亚阈值漏电流控制。多阈值CMOS电路(Mult1-threshold CMOS)是在一个电路中应用了多个阈值电压来控制亚阈值电流，也就是电路中管子的阈值电压有不同的值。目前应用的比较多的是双阐值电压，即在关键的通路采用低阐值MOS管，可以得到好的性能，而在辅助通路采用高阈值MOS管，以减小亚阈值漏电流。
[0009]2、动态阈值电压CM0S( Dynamic Threshold Voltage CMOS)控制。动态阈值电路是根据电路的状态来改变阈值。最早是通过一个自我调节阈值电压的负反馈电路来估计和稳定漏电流，反馈电路主要是通过调节衬底电压来调节阈值电压的，这样增加了电路的面积，也增加了一定的功耗。随后，又有从业者提出了一种动态MOS管，将衬底与输入相连接，这样衬底电压就随着输入电压的变化而变，无需附加电路。这种电路能够进一步降低一定的电源电压来降低功耗，但漏电流不一定能降低，而且工艺技术比较高。
[0010]3、晶体管重排法。晶体管重排法是先定义电路的一个输入向量，该向量可以降低电路的漏电流。当每个门处于高漏电流的时候，在电源与地之间、或者是上拉网络与下拉网络之间插入一个漏电流控制晶体管用来减小漏电流。这就需要又计算一个预定的向量，而且通过插入管子来降低漏电流。虽然能降低一定的功耗，但这个管子本身也会消耗一定的能量，并且会增加电路的面积以及增加电路设计的复杂度。
【发明内容】
[0011]本发明要解决的技术问题就在于:针对现有技术存在的技术问题，本发明提供一种结构简单、成本低廉、可提高传输效率、降低静态漏电流和功耗的高速低功耗多阈值D型触发器。
[0012]为解决上述技术问题，本发明采用以下技术方案:
一种高速低功耗多阈值D型触发器，包括:
低功耗控制电路，用来接收低功耗控制输入信号slp，对低功耗控制输入信号sip进行缓冲处理后分别输出信号:sleep和nsleep ；
主锁存器，用来接收数据输入信号d、正相输入时钟信号clk、反相输入时钟信号nclk以及信号sleep和nsleep ;所述主锁存器在正相输入时钟信号elk、反相输入时钟信号nclk的控制下对数据输入信号d进行锁存处理后输出信号:qt ;
从锁存器，用来接收信号qt以及正相输入时钟信号elk、反相输入时钟信号nclk ;所述从锁存器在正相输入时钟信号elk、反相输入时钟信号nclk的控制下对信号qt进行锁存处理后分别输出第一输出信号q和第二输出信号nq。
[0013]作为本发明的进一步改进:所述主锁存器在接收sleep为高电平有效、nsleep为低电平有效的信号时，不受正相输入时钟信号elk、反相输入时钟信号nclk的控制，所述主锁存器进入睡眠状态，此时时钟控制部件输出正相输入时钟信号elk为低电平“0”，反相输入时钟信号nclk为高电平“ I ”。
[0014]作为本发明的进一步改进:所述从锁存器在接收sleep为高电平有效、nsleep为低电平有效信号时，不受正相输入时钟信号elk、反相输入时钟信号nclk的控制，所述从锁存器进入睡眠状态，此时时钟控制部件输出正相输入时钟信号elk为低电平“0”，反相输入时钟信号nclk为高电平“1”，输出值第一输出信号q和第二输出信号nq保持不变。
[0015]作为本发明的进一步改进:所述低功耗控制电路具有一个输入端和两个输出端，输入端为slp，为低功耗控制信号，高有效；输出端为sleep、nsleep，为睡眠和睡眠的非；所述低功耗控制电路具有一个两级的反相器，其中第一级的反相器由Pl PMOS管和NI NMOS管组成，其栅极连接slp，输出作为低功耗控制电路的一个输出端nsleep ;第二级的反相器由P2 PMOS管和N2 NMOS管组成，其栅极连接nsleep，输出作为低功耗控制电路的另一个输出端sle印；P1 PMOS管和P2 PMOS管的衬底连接电源Vdd，源极连接电源Vdd ；N1 NMOS管和N2 NMOS管的衬底接地Vss，源极连接地Vss。
[0016]作为本发明的进一步改进:所述主锁存器包括:
Gl电路，为C2MOS电路，由高阈值PMOS管P9，低阈值PMOS管LP1，低阈值NMOS管LNl和高阈值NMOS管N9组成，低阈值PMOS管LP1，低阈值NMOS管LNl的栅极连接数据d，高阈值PMOS管P9的栅极连接信号sle印，源极连接Vdd，高阈值NMOS管N9的栅极连接信号nsle印，源极连接Vss ；G1电路的输出连接G2 CMOS传输门的源极； G2电路，由低阈值PMOS管LP2，低阈值NMOS管LN2组成，低阈值PMOS管LP2的栅极连接正相时钟输入信号clk，低阈值NMOS管LN2的栅极连接反相时钟输入信号nclk，G2电路的CMOS传输门的漏极与G3电路，G4电路，G6电路相连接；
G3电路，为C2MOS电路，由高阈值PMOS管PlO，低阈值PMOS管LP3，低阈值NMOS管LN3和高阈值NMOS管NlO组成，低阈值PMOS管LP3，低阈值NMOS管LN3的栅极连接G2电路的CMOS传输门漏极的输出，高阈值PMOS管PlO的栅极连接sle印，源极连接Vdd，高阈值NMOS管NlO的栅极连接nsle印，源极连接Vss ；G3电路的输出是信号qt，同时与G4电路的输出以及G5电路的输入相连；
G4电路，G5电路，G6电路组成一个反馈保持电路，G4电路，G5电路是高阈值管组成的反相器，G6电路是低阈值管组成的CMOS传输门；G4电路的栅极输入连接G2电路的CMOS传输门漏极的输出，高阈值PMOS管Pll的源极接Vdd，高阈值NMOS管Nll的源极接Nss, G4电路的输出与信号qt相连，同时作为G5电路的栅极输入；G5电路的栅极连接G4电路的输出，高阈值PMOS管P12的源极接Vdd，高阈值NMOS管N12的源极接Vss，G5电路的输出与G6电路的CMOS传输门的源极相连；G6电路的CMOS传输门的源极与G5电路的输出相连，G6电路的CMOS传输门的漏极与G2电路的CMOS传输门漏极的输出相连，同时与G3电路的低阈值管的栅极相连，又与G4电路的输入相连，低阈值PMOS管LP4的栅极接反相时钟输入信号nclk，低阈值NMOS管LN4的栅极接正相时钟输入信号clk。
[0017]作为本发明的进一步改进:所述从锁存器包括:
G7电路，为C2MOS电路，由高阈值PMOS管P13，低阈值PMOS管LP5，低阈值NMOS管LN5和高阈值NMOS管NI3组成，低阈值PMOS管LP5，低阈值NMOS管LN5的栅极连接数据qt，高阈值PMOS管P13的栅极连接sle印，源极连接Vdd，高阈值NMOS管N13的栅极连接nsle印，源极连接Vss ；G7电路的输出连接G8电路的CMOS传输门的源极；
G8电路，由低阈值PMOS管LP6，低阈值NMOS管LN6组成，低阈值PMOS管LP6的栅极连接反相时钟输入信号nclk，低阈值NMOS管LN6的栅极连接正相时钟输入信号clk，G8电路的CMOS传输门的漏极与G9电路，GlO电路，G12电路相连接；
G9电路，为C2MOS电路，由高阈值PMOS管P14，低阈值PMOS管LP7，低阈值NMOS管LN7和高阈值NMOS管N14组成，低阈值PMOS管LP7，低阈值NMOS管LN7的栅极连接G8电路的CMOS传输门漏极的输出，高阈值PMOS管P14的栅极连接sle印，源极连接Vdd，高阈值NMOS管N14的栅极连接nsle印，源极连接Vss ；G9电路的输出是q，同时与GlO电路的输出以及Gll电路的输入相连；
GlO电路，Gll电路，G12电路组成一个反馈保持电路，GlO电