一种新型电流切换式的d触发器及五分频电路的制作方法
【技术领域】
[0001]本发明涉及一种新型电流切换式的D触发器及由该D触发器级联构成的具有50%占空比的高速宽分频范围的五分频电路，属于集成电路技术。
【背景技术】
[0002]采用D触发器实现的分频器，倘若分频比为偶数，那么自然可以得到50%占空比的分频输出，但如果是奇数分频，此时的分频输出并不是50%占空比。对于一个三分频的电路，它的占空比会是33 %或者67 %，对于一个五分频电路，它的占空比会是40 %或者60 %。在直接变频无线收发机中，采用相位相消的方法来消除镜像频率，若本振信号(LO)不是50%占空比，会显著降低收发机系统的镜像抑制性能，而且非50%占空比的本振信号更容易馈通到射频前端，影响LO-RF的隔离度。此外，对应用于模数转换器中的时钟，其占空比也有着严格的要求。因此，在能实现奇数分频的情况下，获得具有50%占空比的输出分频信号具有重要意义。
【发明内容】
[0003]发明目的:为了克服现有技术中存在的不足，本发明提供一种新型电流切换式的D触发器及一种具有50%占空比的高速宽分频范围的五分频电路，解决现有的奇数分频电路中非50%占空比，传统D触发器工作频率低且分频范围窄的问题。
[0004]技术方案:为实现上述目的，本发明采用的技术方案为:
[0005]一种新型电流切换式的D触发器，第一 NMOS晶体管Ml的源极接地，第一 NMOS晶体管Ml的栅极接偏置电压VB，第一 NMOS晶体管Ml的漏极连接第二 NMOS晶体管M2的源极和第三NMOS晶体管M3的源极，第二 NMOS晶体管M2的栅极接时钟控制信号CLK，第三NMOS晶体管M3的栅极接时钟控制信号CLKN，第二 NMOS晶体管M2的漏极连接第四NMOS晶体管M4的源极和第五NMOS晶体管M5的源极，第三NMOS晶体管M3的漏极连接第六NMOS晶体管M6的源极和第七NMOS晶体管M7的源极，第四NMOS晶体管M4的栅极和第七NMOS晶体管M7的栅极接控制开关S，第五NMOS晶体管M5的栅极和第六NMOS晶体管M6的栅极接控制开关SN，第四NMOS晶体管M4的漏极和第六NMOS晶体管M6的漏极连接第八NMOS晶体管M8的源极和第九NMOS晶体管M9的源极，第五NMOS晶体管M5的漏极和第七NMOS晶体管M7的漏极连接第十NMOS晶体管MlO的源极和第i^一 NMOS晶体管Mll的源极，第八NMOS晶体管M8的栅极连接输入数据D，第九NMOS晶体管M9的栅极连接输入数据DN，第八NMOS晶体管M8的漏极、第十NMOS晶体管MlO的漏极以及第i^一 NMOS晶体管Mll的栅极连接输出端QN,第九NMOS晶体管M8的漏极、第^^一 NMOS晶体管Mll的漏极以及第十NMOS晶体管MlO的栅极连接输出端Q，第一电阻Rl的一端接QN，第一电阻Rl另一端接电源，第二电阻R2的一端接Q，第二电阻R2另一端接电源；
[0006]该D触发器的采样与保持功能由时钟信号CLK和控制开关S共同作用:当时钟信号CLK与控制开关S的异或(XOR)结果为高电平时，D触发器为保持(Hold，H)功能；当时钟信号CLK与控制开关S都为高电平或者低电平时，D触发器为采样(Sample，S)功能。D触发器采用源耦合逻辑的结构形式，能够工作在较高的时钟频率下，且具有较宽的工作频率范围。
[0007]一种五分频电路，采用五个上述新型电流切换式的D触发器级联的方式构成，将五个D触发器分别称为第一级D触发器DFFl、第二级D触发器DFF2、第三级D触发器DFF3、第四级D触发器DFF4和第五级D触发器DFF5，具体连接电路为:第一级D触发器DFFl的输入端D和控制开关S连接第五级D触发器DFF5的输出端QN，第一级D触发器DFFl的输入端DN和控制开关SN连接第五级D触发器DFF5的输出端Q ;第二级D触发器DFF2的输入端D和控制开关SN连接第一级D触发器DFFl的输出端Q，第二级D触发器DFF2的输入端DN和控制开关S连接第一级D触发器DFFl的输出端QN ;第三级D触发器DFF3的输入端D和控制开关S连接第二级D触发器DFF2的输出端Q，第三级D触发器DFF3的输入端DN和控制开关SN连接第二级D触发器DFF2的输出端QN ;第四级D触发器DFF4的输入端D和控制开关SN连接第三级D触发器DFF3的输出端Q，第四级D触发器DFF4的输入端DN和控制开关S连接第三级D触发器DFF3的输出端QN ;第五级D触发器DFF5的输入端D和控制开关S连接第四级D触发器DFF4的输出端Q，第五级D触发器DFF5的输入端DN和控制开关SN连接第四级D触发器DFF4的输出端QN ;第五级D触发器的输出端Q和QN连接电平转换电路，得到最终的分频输出Fdiv_5。通过对各级D触发器之间控制开关S的有序选择，控制D触发器在时钟信号下采样与保持的时序关系，最后实现50%占空比的分频输出。
[0008]有益效果:本发明提供的新型电流切换式的D触发器及五分频电路，具有如下优点:1、本发明的采用的D触发器基于源耦合逻辑的结构增加了一级电流切换控制开关，具有高速、工作频率范围宽的特点；2、本发明的五分频电路在正确的时序控制下，其分频输出具有50%的占空比，且控制开关S的信号来自于前一级的输出，因此整个分频电路具有较快的工作速度。此外，由于是同步时钟下的工作，因此输出的分频信号具有非常小的抖动。
【附图说明】
[0009]图1(a)为本发明中D触发器的电路示意图；
[0010]图1 (b)为本发明中D触发器工作的详细真值表；
[0011]图2为本发明的五分频器的结构示意图；
[0012]图3为本发明的五分频器的工作时序分析；
[0013]图4为本发明的五分频器的正确分频范围；
[0014]图5(a)为本发明的五分频器在500MHz输入时钟下瞬态仿真的时域波形；
[0015]图5(b)为本发明的五分频器在IGHz输入时钟下瞬态仿真的时域波形；
[0016]图5(c)为本发明的五分频器在2GHz输入时钟下瞬态仿真的时域波形。
【具体实施方式】
[0017]下面结合附图对本发明作更进一步的说明。
[0018]如图1(a)所示为一种新型电流切换式的D触发器，在源耦合逻辑的结构基础上增加了一级电流切换控制开关，与时钟信号CLK 一起用于控制D触发器的采样和保持功能，具体电路结构为:第一 NMOS晶体管Ml的源极接地，第一 NMOS晶体管Ml的栅极接偏置电压VB，第一 NMOS晶体管Ml的漏极连接第二 NMOS晶体管M2的源极和第三NMOS晶体管M3的源极，第二 NMOS晶体管M2的栅极接时钟控制信号CLK，第三NMOS晶体管M3的栅极接时钟控制信号CLKN，第二 NMOS晶体管M2的漏极连接第四NMOS晶体管M4的源极和第五NMOS晶体管M5的源极，第三NMOS晶体管M3的漏极连接第六NMOS晶体管M6的源极和第七NMOS晶体管M7的源极，第四NMOS晶体管M4的栅极和第七NMOS晶体管M7的栅极接控制开关S，第五NMOS晶体管M5的栅极和第六NMOS晶体管M6的栅极接控制开关SN，第四NMOS晶体管M4的漏极和第六NMOS晶体管M6的漏极连接第八NMOS晶体管M8的源极和第九NMOS晶体管M9的源极，第五NMOS晶体管M5的漏极和第七NMOS晶体管M7的漏极连接第十NMOS晶体管MlO的源极和第^^一匪OS晶体管Mll的源极，第八NMOS晶体管M8的栅极连接输入数据D，第九NMOS晶体管M9的栅极连接输入数据DN，第八NMOS晶体管M8的漏极、第十NMOS晶体管MlO的漏极以及第i^一 NMOS晶体管Mll的栅极连接输出端QN，第九NMOS晶体管M8的漏极、第i^一 NMOS晶体管Mll的漏极以及第十NMOS晶体管MlO的栅极连接输出端Q，第一电