用于减小流水线型adc的面积和功率的电路和方法
【技术领域】
[0001]本发明总体上涉及增加流水线型(PiPeline)ADC(模数转换器)的线性度的改进，更具体地，涉及大幅度减少“下一级比较器”的数量以及流水线型ADC的集成电路芯片面积和功率耗散的量的改进。
【背景技术】
[0002]流水线型ADC包括一系列流水线型ADC级。图1示出了单个的常规流水线型ADC级1，其中由导线7将模拟输入信号Vin施加至子ADC 8的输入端并且施加至余量(residue)放大器11的(+)输入端。子ADC 8通常通过闪速ADC (flash ADC)来实现。子ADC 8的数字输出被施加至常规乘法器DAC(MDAC) 9的输入端，常规乘法器DAC(MDAC) 9的输出被施加至余量放大器11的(_)输入端，该余量放大器产生导线12上的余量电压VKES。图2中示出了流水线型ADC级I的余量曲线图。(闪速ADC通常包括一串串联连接的相等的电阻器作为一对基准电压之间的分压器，以生成对应的电阻器之间的各个电路节点或抽头点上的单独基准电压。可以将每个单独的基准电压连接至对应比较器的(+)输入端，并且可以将每一个比较器的(_)输入端连接至模拟输入电压。这些比较器输出提供了该模拟输入电压的数字表示。)
[0003]在常规流水线型ADC的运行中只有放大阶段，其被称为保持阶段，因为它是通过采样/保持电路实现的，其中Vin在采样阶段中被采样并且在保持阶段中被放大。进行采样和放大所需要的准确度取决于流水线型ADC的分辨率。
[0004]在已知的流水线型ADC中所生成的各种误差导致了其非线性运行。一种误差源是各个级的闪速比较器的随机输入失调(offset)电压。另一种误差源是各个级的余量放大器的随机输入参考的输入失调电压。再另一种误差是由于闪速ADC的串联连接的电阻器中的变化。
[0005]图1的子ADC 8通常生成m位子ADC编码，如果有需要则加上冗余位，以允许对以上误差中的某些进行校正。用于消除以上误差源在流水线型ADC的线性上的效应的一种已知技术被称为在各个流水线型ADC级中提供“冗余”。该冗余是通过提供分别具有多于待各个级分辨的位数的数量的位的多个子ADC来实现的。例如，向在除了第一级之外的每一个流水线型ADC级中的子ADC添加一个或多个冗余位引入了冗余，并且该冗余对校正在之前的级中所产生的子ADC误差是有效的。例如，如果要求流水线型ADC的级的子ADC分辨3位，那么通过在下一个流水线型ADC级中的子ADC中提供附加一个分辨率位来提供第四个位而引入冗余。冗余为余量放大器输出电压的摆动提供了附加的范围，并且该附加范围被用于对之前的级中所产生的误差进行校正。然而，该冗余位不被用作由该子ADC所产生的子ADC编码的一部分。(在理想电路中，该子ADC没有任何误差，所以不需要冗余位。)
[0006]分辨η个有效位的理想流水线型ADC级具有η位子-ADC，并且因此在子ADC中具有2η个比较器。该级的余量放大器的增益同样需要是2 η。然而，在I位冗余的存在下，该子ADC分辨率必须增加至(η+1)位，并且因此比较器的数量必须增加至2η+1。余量放大器增益仍然保持等于2n。换言之，相比于子-ADC的分辨率，余量放大器的增益以因数1/2被减小。由于余量放大器的增益被减小了一半，那么其输出电压Vkes将具有跨越土Vref/2的动态范围，而不是其中子ADC比较器中没有误差的理想情况下的土Vref。-Vref与-Vref/2以及+Vref/2与+Vref之间的额外动态范围对应为用于对流水线型ADC级的这些子ADC比较器中的多个误差进行校正的实际“冗余”。综上所述，相比于理想的流水线型ADC级，具有冗余的流水线型ADC级在子ADC中需要加倍比较器的数量。
[0007]没有来自子ADC的误差的理想流水线型ADC级需要具有零输入参考失调的理想比较器。由于这在实践中是不可实现的，因此如以上所述，在常规的流水线型ADC级中增加了冗余。冗余使得子ADC的设计是可行的，但是比较器输入失调规格仍然足够“严格”从而使得有必要(necessitate)在这些比较器中的每一个中使用前置放大级，以便在将比较器输入信号传递给作出比较器判定的锁存(latch)之前对其进行放大。每一个比较器中的前置放大级需要非期望的大量额外芯片面积和功率耗散。这种限制对于具有高于10位的分辨率的ADC来说尤其大。
[0008]在流水线型ADC级中使用冗余位的缺点是必须加倍在该流水线型ADC级中的闪速ADC比较器的数量。
[0009]由于每一个流水线型ADC级的余量放大器所产生的余量电压Vkes需要能够在土Vref之间准确地摆动，该高分辨率流水线型ADC的第一级(或前几级)需要每一个这种级的余量放大器具有高DC增益和高带宽。不幸的是，这使得每一个流水线型ADC级的余量放大器的设计复杂化。一种已经被用于解决设计复杂性的技术被称为“基准缩放”，并且在2007 年 I 月 9 日发布的 Nandi 等人、标题为“Mult1-Stage Analog to Digital ConverterArchitecture”的共同受让美国专利7，161, 521中进行了披露；该专利通过引用以其全部内容结合在此。在基准缩放技术中，第一级之后的每一个流水线型ADC级的闪速ADC的余量放大器增益以因数2被减小。对于分辨η个“有效”位的流水线型ADC级，使它的余量放大器增益等于2η_\而不是2η。以此方式，余量放大器的输出摆动以因数2被减小。相比于常规级情况下的+/-Vref，在存在子ADC误差的情况下，余量放大器的最大输出摆动被限制为+/-Vref/2。(在使用基准缩放技术时，理想流水线型级的输出摆动是+/-Vref/4，与常规级的+/-Vref/2形成对比。)
[0010]在使用基准缩放时，余量放大器输出电压必须在土Vref/2之间摆动。这允许对余量放大器的设计进行大幅度的简化。然而，基准缩放的缺点是，对于下一个流水线型ADC级的子ADC的闪速ADC比较器，大幅度增加了输入失调规格要求。这使得有必要使用大得多、功耗大得多的比较器电路。基准缩放减小了余量放大器输出电压的摆动，并且同样减小了余量放大器对DC增益和带宽的要求。不幸的是，这使得对之后的级的闪速ADC比较器的输入失调规格的要求更加严格。下一个流水线型ADC级要求2m+1个比较器以使输入范围从-Vref/2跨越至+Vref/2，其中m是有待由该流水线型ADC级分辨的位数。在没有前面所提及的误差源的情况下，将只需要2m个比较器跨越-Vref/2至+Vref/2。例如，以3_3_3_3配置进行布置的具有四个3位流水线型ADC级的12位ADC将需要总共56个闪速ADC比较器。如果使用基准缩放，那么将大幅度增加流水线型ADC的成本与功率耗散，因为每一个闪速ADC比较器将需要由大的多的、功耗大的多的电路组成。虽然基准缩放架构解决了前面所提及的由大的余量放大器输出电压摆动所造成的问题，如果引入了冗余位，基准缩放不改变将闪速ADC比较器的数量加倍的要求。
[0011]图3是上述专利7，161，521的图7A的副本，并且说明了常规的闪速ADC8，该闪速ADC可以被用作图1的框8中的子-ADC。闪速ADC 8包括比较器710-1至710-2q+1，这些比较器被连接至比较器710-1以及2q+2+l个相等的电阻器730A-730Z。假设闪速ADC 8基于等于Vref的差分基准输入REFP-REFM而产生q位子码。电阻器730A-730Z作为梯形电阻器网络运行，该梯形电阻器网络将前述基准电压Vref划分为多个相等的电压阶跃。该梯形电阻器网络生成2q+2个电平，这些电平的中间的一半2 q+1个电平被连接至比较器710-1至710-2^+2的这些(+)输入端。注意，所生成的2 w个电平的的四分之一分别位于中间的一半的每一侧上不被连接至任何比较器输入端。(应当理解，在单端实施方式的情况下将需要2^个比较器和2 ?+1个电阻器。)比较器710-1至710-2 0通过将该差分模拟输入信号InpP-1npM与对应的由该梯形电阻器网络所产生的2?+1个中间的一半电平进行比较来提供q位子码。因此，将该差分模拟输入信号InpP-1npM在REFP/2与REFM/2的动态范围内进行比较。这些闪速ADC比较器的输出代表由子ADC 8所生成的子码。
[0012]需要一种比具有另外的基本类似的性能的现有流水线型ADC要求的集成电路芯片面积和功率耗散小的多的准确的线性流水线型ADC。
[0013]还需要一种避免与利用基准缩放的流水线型ADC相关联的多个问题的准确的线性流水线型ADC。
[0014]还需要一种用于降低设计高分辨率流水线型ADC的组件的难度的技术。
【发明内容】
[0015]本发明的目的是提供一种比具有另外的基本类似的性能的现有流水线型ADC要求的集成电路芯片面积和功率耗散小的多的准确的线性流水线型ADC和方法。
[0016]本发明的另一目的是提供一种避免与利用基准缩放的流水线型ADC相关联的多个问题的准确的线性流水线型ADC。
[0017]本发明的另一个目的是提供一种用于降低设计高分辨率流水线型ADC的子ADC的难度的技术。
[0018]本发明的另一个目的是提供一种用于减少在使用冗余位时流水线型ADC中的下一个流水线型ADC级的闪速ADC中所需要的比较器的数量。
[0019]本发明的另一个目的是在不使用已知的基准缩放技术的情况下，提供一种将余量放大器的输出电压摆动限制到土Vref/2之间的电压电平的改进方式。
[0020]根据实施例，本发明提供了一种包括余量放大器(7)的流水线型ADC(模数转换器)(14)，该余量放大器用于将第一余量信号(Vresl)施加至余量放大器(IlA)的第一输入端并且施加至子ADC (8)的输入端，该子ADC用于分辨预定数量(m)的位并且响应于该第一余量信号而产生冗余位。电平移位MDAC(9A)将预定数量的位以及该冗余位转换为余量放大器的第二输入端上的模拟信号(10)，余量放大器对第一余量信号与模拟信号之间的差进行放大以生成第二余量信号(Vres2)。如果该第二余量信号在预定电压范围(土Vref/2)之外，则该MDAC使该余量放大器在放大结束为止将该第二余量信号移位回到该预定电压范围内。
[0021]在一个实施例中，本发明提供了一种包括流水线型ADC级(15)的流水线型ADC(模数转换器)(14)，该流水线型ADC级包括具有第一(+)输入端的余量放大器(IlA)，该第一输入端被耦合以接收之前的ADC级(例如，15-1或15-2)的第一余量信号(例如，Vresl)。第一子ADC(S)具有被耦合以接收该第一余量信号(Vresl)的输入端，用于分辨预定数量(m)的位并且响应于该第一余量信号(Vresl)而产生该预定数量(m)的位和冗余位。第一 DAC(数模转换器)(9A)将该预定数量(m)的位和该冗余位转换为被施加至该余量放大器(IlA)的第二(_)输入端的模拟信号(10)。该DAC(9A)具有用于接收反馈信号(Vfb)的电平移位输入^)，该余量放大器(IlA)对该余量信号(Vresl)与该模拟信号
(10)之间的差进行放大以生成第二余量信号(Vres2)。电平检测电路(17，18，22)接收该第二余量信号(Vres