高电平时所述计数单元产生所述计数代码。
[0054]技术方案3.如技术方案2所述的时钟发生电路，其中，在所述输入时钟的高电平期间每当所述振荡信号移位至所述高电平时所述计数单元增大所述计数代码的代码值。
[0055]技术方案4.如技术方案I所述的时钟发生电路，其中，响应于频率控制信号，所述控制代码发生单元减小所述计数代码的代码值且通过对代码值被减小的计数代码进行解码来产生所述解码代码。
[0056]技术方案5.如技术方案4所述的时钟发生电路，其中，所述控制代码发生单元包括:
[0057]移位器，被配置成通过响应于所述频率控制信号而减小所述计数代码的代码值来产生移位代码；以及
[0058]解码器，被配置成通过对所述移位代码进行解码来产生所述解码代码。
[0059]技术方案6.如技术方案5所述的时钟发生电路，其中，所述移位器通过响应于所述频率控制信号而将所述计数代码中的每个比特位向预设方向移位来产生所述移位代码。
[0060]技术方案7.如技术方案I所述的时钟发生电路，其中，所述可变周期振荡单元包括:
[0061]串联耦接的多个延迟单元；
[0062]反相器，被配置成将所述多个延迟单元中的最后一个延迟单元的输出反相并输出反相的输出作为所述输出时钟；以及
[0063]输入控制单元，被配置成响应于所述解码代码而将所述输出时钟输入至所述多个延迟单元中的一个。
[0064]技术方案8.—种时钟发生电路,包括:
[0065]计数单元，被配置成在输入时钟的预设时间段期间通过执行计数操作来产生计数代码；
[0066]控制代码发生单元，被配置成响应于频率控制信号来产生与所述计数代码的代码值对应的解码代码；以及
[0067]可变周期振荡单元，被配置成产生具有与所述解码代码对应的频率的输出时钟。
[0068]技术方案9.如技术方案8所述的时钟发生电路，其中，在所述输入时钟的高电平期间，所述计数单元执行计数操作来增大所述计数代码的代码值。
[0069]技术方案10.如技术方案8所述的时钟发生电路，其中，所述控制代码发生单元将所述计数代码的代码值(X)减小为X*(l/2)~n的值，且产生与减小后的代码值对应的解码代码；以及
[0070]所述频率控制信号选择η的值。
[0071]技术方案11.如技术方案8所述的时钟发生电路，其中，所述控制代码发生单元包括:
[0072]移位器，被配置成通过将所述计数代码中的每个比特位向预设方向移位来产生具有X* (1/2) ~η的代码值的移位代码；以及
[0073]解码器，被配置成通过对所述移位代码解码来产生所述解码代码。
[0074]技术方案12.如技术方案11所述的时钟发生电路，其中，所述移位器响应于所述频率控制信号来确定将所述计数代码中的每个比特位移位的次数。
[0075]技术方案13.如技术方案8所述的时钟发生电路，其中，所述可变周期振荡单元包括:
[0076]串联耦接的多个延迟单元；
[0077]反相器，被配置成将所述多个延迟单元中的最后一个延迟单元的输出反相并输出反相的输出作为所述输出时钟；以及
[0078]输入控制单元，被配置成响应于所述解码代码而将所述输出时钟输入至所述多个延迟单元中的一个。
[0079]技术方案14.一种时钟发生电路,包括:
[0080]计数单元，被配置成产生计数代码；
[0081]控制代码发生单元，被配置成通过减小所述计数代码的代码值来产生解码代码；以及
[0082]可变周期振荡单元，被配置成产生输出时钟，其中所述输出时钟的频率在所述解码代码的代码值增大时减小。
[0083]技术方案15.如技术方案14所述的时钟发生电路，其中，所述输出时钟的频率在所述解码代码的代码值减小时增大。
[0084]技术方案16.如技术方案14所述的时钟发生电路，其中，所述控制单元被配置成响应于所述振荡信号的移位来增大所述计数代码的代码值。
[0085]技术方案17.如技术方案14所述的时钟发生电路，其中，所述控制代码发生单元被配置成响应于第一频率控制信号和第二频率控制信号来产生所述解码代码。
[0086]技术方案18.如技术方案14所述的时钟发生电路，其中，所述计数单元包括:
[0087]计数器，被配置成在输入时钟的预设电平期间响应于振荡信号而操作。
[0088]技术方案19.如技术方案17所述的时钟发生电路，其中，所述控制代码发生单元包括:
[0089]移位器，被配置成响应于所述第一频率控制信号和所述第二频率控制信号来输出移位代码。
[0090]技术方案20.如技术方案19所述的时钟发生电路，其中，所述控制代码发生单元还包括:
[0091]解码器，被配置成对所述移位代码解码来使能所述解码代码中的一个比特位。
【主权项】
1.一种时钟发生电路,包括: 计数单元，被配置成在输入时钟的预设时间段期间产生计数代码； 控制代码发生单元，被配置成通过改变所述计数代码来产生解码代码；以及 可变周期振荡单元，被配置成产生具有与所述解码代码对应的频率的输出时钟。
2.如权利要求1所述的时钟发生电路，其中，在所述输入时钟的预设电平期间当所述振荡信号移位至高电平时所述计数单元产生所述计数代码。
3.如权利要求2所述的时钟发生电路，其中，在所述输入时钟的高电平期间每当所述振荡信号移位至所述高电平时所述计数单元增大所述计数代码的代码值。
4.如权利要求1所述的时钟发生电路，其中，响应于频率控制信号，所述控制代码发生单元减小所述计数代码的代码值且通过对代码值被减小的计数代码进行解码来产生所述解码代码。
5.如权利要求4所述的时钟发生电路，其中，所述控制代码发生单元包括: 移位器，被配置成通过响应于所述频率控制信号而减小所述计数代码的代码值来产生移位代码；以及 解码器，被配置成通过对所述移位代码进行解码来产生所述解码代码。
6.如权利要求5所述的时钟发生电路，其中，所述移位器通过响应于所述频率控制信号而将所述计数代码中的每个比特位向预设方向移位来产生所述移位代码。
7.如权利要求1所述的时钟发生电路，其中，所述可变周期振荡单元包括: 串联耦接的多个延迟单元； 反相器，被配置成将所述多个延迟单元中的最后一个延迟单元的输出反相并输出反相的输出作为所述输出时钟；以及 输入控制单元，被配置成响应于所述解码代码而将所述输出时钟输入至所述多个延迟单元中的一个。
8.—种时钟发生电路,包括: 计数单元，被配置成在输入时钟的预设时间段期间通过执行计数操作来产生计数代码； 控制代码发生单元，被配置成响应于频率控制信号来产生与所述计数代码的代码值对应的解码代码；以及 可变周期振荡单元，被配置成产生具有与所述解码代码对应的频率的输出时钟。
9.如权利要求8所述的时钟发生电路，其中，在所述输入时钟的高电平期间，所述计数单元执行计数操作来增大所述计数代码的代码值。
10.一种时钟发生电路,包括: 计数单元，被配置成产生计数代码； 控制代码发生单元，被配置成通过减小所述计数代码的代码值来产生解码代码；以及可变周期振荡单元，被配置成产生输出时钟，其中所述输出时钟的频率在所述解码代码的代码值增大时减小。
【专利摘要】一种时钟发生电路，包括：计数单元，被配置成在输入时钟的预设时间段期间产生计数代码；控制代码发生单元，被配置成通过改变所述计数代码来产生解码代码；以及可变周期振荡单元，被配置成产生具有与所述解码代码对应的频率的输出时钟。
【IPC分类】H03K5-13
【公开号】CN104716935
【申请号】CN201410337285
【发明人】金支焕, 丘泳埈
【申请人】爱思开海力士有限公司
【公开日】2015年6月17日
【申请日】2014年7月15日
【公告号】US20150171875