一种触发器电路的制作方法
【技术领域】
[0001] 本发明属于半导体集成电路（IC)技术领域，涉及实现低功耗的触发器电路。
【背景技术】
[0002] 随着集成电路（Integrated Circuit，IC)的集成密度不断增大和其时钟工作频率 的不断提高，IC的功耗（尤其是动态功耗）越来越受到关注。尤其对于便携电子设备来说， 其性能与功耗是一个矛盾体，各大制造厂商在不断提高电子设备的性能同时努力降低其功 耗，以便提高便携电子设备的有限电量的使用时间。各种高性能的IC往往因为功耗过高而 在便携电子设备中的应用收到限制。
[0003] 触发器（Flip-Flop)电路是集成电路中的基本功能电路单元，其在各种集成电路 中被广泛使用。在某些集成电路中，时钟网络和触发器消耗了超过一半的动态功耗。在传 统的触发器电路中，锁存器用传输门（或三态门）结合时钟信号来进行数据的采集、传输和 保存，而这些传输门（或三态门）同时需要两个状态的时钟来驱动，因而时钟需要用反相器 来产生互补的两相时钟。从而，无论触发器的状态有没有发生变化，随着时钟的翻转，电路 需要提供大量的功耗来驱动这些反相器、传输门（或三态门）。
[0004] 因此，降低集成电路中的触发器电路的功耗将非常有利于降低集成电路的功耗。
【发明内容】
[0005] 本发明的目的在于，降低触发器的功耗。
[0006] 为实现以上目的或者其他目的，本发明提供一种触发器电路，包括用作主锁存器 的第一锁存器和用作从锁存器的第二锁存器；所述第一锁存器和第二锁存器工作在相同相 位的时钟信号下；
[0007] 所述第一锁存器包括第一逻辑模块、第二逻辑模块和第三逻辑模块；
[0008] 其中，所述第一逻辑模块用于可选择地至少将输入的数据信号（D)与所述时钟信 号（CKN)进行"与"逻辑处理，
[0009] 所述第二逻辑模块用于至少将所述时钟信号（CKN)与所述第三逻辑模块的输出 信号（S2)进行"或非"逻辑处理，
[0010] 所述第三逻辑模块用于可选择地至少将所述第一逻辑模块的输出信号（Si)与所 述第二逻辑模块的输出信号（so)进行"或非"逻辑处理以输出至所述第二逻辑模块；
[0011] 所述第二锁存器包括第四逻辑模块和第五逻辑模块；
[0012] 其中，所述第四逻辑模块用于至少将所述第二逻辑模块的输出信号（SI)和所述 第五逻辑模块的输出信号（S4)进行"或非"逻辑处理，
[0013] 所述第五逻辑模块用于至少将所述时钟信号（CKN)和所述第四逻辑模块的输出 信号（S3)的反相信号（S5)进行"与"逻辑处理。
[0014] 按照本发明一实施例的触发器电路，其中，所述第二锁存器还包括：用于将所述第 四逻辑模块的输出信号（S3)进行反相处理的第六逻辑模块。
[0015] 可选地，所述第六逻辑模块包括两个并联设置的第一非门（X5)和第二非门（X6)， 所述第一非门（X5)的输出端生成用于所述第二锁存器内部的所述反相信号（S5)，所述第 二非门（X6)的输出端生成所述触发器电路的输出信号（Q)。
[0016] 按照本发明又一实施例的触发器电路，其中，所述第一逻辑模块为第一与门（XO)， 所述第二逻辑模块为第一或非门（Xl)，所述第三逻辑模块为第二或非门（X2)。
[0017] 可选地，所述第一与门（XO)包括至少用于接收所述数据信号（D)的第一输入端、 用于接收时钟信号（CKN)的第二输入端以及输出到第一节点（NO)的输出端；
[0018] 所述第一或非门（Xl)和第二或非门（X2)分别包括输出到第二节点（NI)和第三 节点（N2)的输出端，所述第一或非门（Xl)的第一输入端接收所述时钟信号（CKN)，所述第 一或非门（Xl)的第二输入端耦接于所述第三节点（N2)，所述第二或非门（X2)的第一输入 端和第二输入端分别耦接于所述第一节点（NO)和第二节点（NI)。
[0019] 在之前所述任一实施例的触发器电路，其中，
[0020] 当时钟信号处于高电平时，第一锁存器采集数据信号（D)并将其反相状态（万）保 存在第三节点（N2)，第二锁存器则锁存了该触发器电路的输出信号（Q)的前一个状态；
[0021] 当时钟信号处于低电平时，第一锁存器将数据信号（D)通过第二节点（NI)传输给 第二锁存器，第二锁存器将输出信号（Q)置为当前的数据信号（D)的状态。
[0022] 按照本发明又一实施例的触发器电路，其中，所述第一锁存器的第一逻辑模块、 第二逻辑模块和第三逻辑模块至少通过第一与-或-非逻辑门（241)以及与该第一 与-或-非逻辑门（241)连接的第一或-非逻辑门（242)实现；
[0023] 所述第二锁存器的第四逻辑模块和第五逻辑模块通过第二与-或-非逻辑门 (243)实现。
[0024] 具体地，所述第一与-或-非逻辑门（241)包括第一 NMOS晶体管（MNO)、第NMOS晶 体管（MNl)、第三NMOS晶体管（MN2)以及第一 PMOS晶体管（MPO)、第二PMOS晶体管（MPl)、 第三PMOS晶体管（MP2);
[0025] 其中，所述第一PMOS晶体管的栅极定义为第二节点（NI)，所述第一PMOS晶体管的 漏极定义为第三节点（N2)，所述第二PMOS晶体管（MPl)和第三PMOS晶体管（MP2)并联地 耦接于电源和第一 PMOS晶体管的源极之间，所述第二PMOS晶体管（MPl)的栅极接入所述 数据信号（D)，所述第三PMOS晶体管（MP2)的栅极接入所述时钟信号（CKN);
[0026] 其中，所述第一 NMOS晶体管（MNO)耦接于第三节点（N2)和地之间，所述第一 NMOS 晶体管（MNO)的栅极耦接于所述第二节点（NI)，所述第二NMOS晶体管（MNl)和第三NMOS 晶体管（MN2)串联地耦接于第三节点（N2)和地之间，所述第二NMOS晶体管（MNl)的栅极 接入所述数据信号（D)，所述第三NMOS晶体管（MN2)的栅极接入所述时钟信号（CKN);
[0027] 所述第一或-非逻辑门（242)包括第四NMOS晶体管（MN3)、第五NMOS晶体管 (MM)以及第四PMOS晶体管（MP3)、第五PMOS晶体管（MP4);
[0028] 其中，所述第四PMOS晶体管（MP3)和第五PMOS晶体管（MP4)串联地耦接于电源和 所述第二节点（NI)之间，所述第四PMOS晶体管（MP3)的栅极接入所述时钟信号（CKN)，所 述第五PMOS晶体管（MP4)的栅极耦接于所述第三节点（N2);所述第四NMOS晶体管（MN3) 和第五NMOS晶体管（MM)并联地耦接于所述第二节点（NI)和地之间，所述第四NMOS晶体 管（MN3)的栅极接收所述时钟信号（CKN)，所述第五NMOS晶体管（MM)的栅极耦接于所述 第三节点（N2)。
[0029] 具体地，所述第二与-或-非逻辑门（243)包括第六NMOS晶体管（MN5)、第七 NMOS晶体管（MN6)、第八NMOS晶体管（MN7)以及第六PMOS晶体管（MP5)、第七PMOS晶体管 (MP6)、第八 PMOS 晶体管（MP7);
[0030] 其中，所述第八PMOS晶体管的漏极定义为第四节点（N3)，所述第八PMOS晶体管 的栅极与所述第二节点（NI)耦接；所述第六PMOS晶体管（MP5)和第七PMOS晶体管（MP6) 并联地耦接于电源和第八PMOS晶体管的源极之间，所述第七PMOS晶体管（MP6)的栅极接 入输出信号（Q)，所述第六PMOS晶体管（MP5)的栅极接入所述时钟信号（CKN);
[0031] 所述第八NMOS晶体管（MN7)耦接于第四节点（N3)和地之间，所述第八NMOS晶体 管（MN7)的栅极耦接于所述第二节点（NI)，所述第六NMOS晶体管（MN5)和第七NMOS晶体 管（MN6)串联地耦接于第四节点（N3)和地之间，所述第七NMOS晶体管（MN6)的栅极接入 所述数据信号（D)，所述第六NMOS晶体管（MN5)的栅极接入所述时钟信号（CKN)。
[0032] 优选地，所述第二锁存器还包括两个并联设置的第一非门（X5)和第二非门（X6)。
[0033] 在还一实施例中，第一与-或-非逻辑门为带选择功能的与-或-非逻辑门。 [0034] 按照本发明还一实施例的触发器电路，其中，所述触发器电路为包括选择器 (XlOO)的扫描型触发器电路，所述选择器（XlOO)被选择信号（SE)控制以选择性地输出其 接入的数据信号（D)和扫描信号（SI)的其中一个至所述第一逻辑模块；
[0035] 在所述选择器（X100)输出所述数据信号（D)时，所述第一逻辑模块用于将输入的 数据信号（D)和所述时钟信号（CKN)进行"与"逻辑处理；
[0036] 在所述选择器（XlOO)输出所述扫描信号（SI)时，所述第一逻辑模块用于将输入 的扫描信号（SI)和所述时钟信号（CKN)进行"与"逻辑处理。
[0037] 按照本发明再一实施例的触发器电路，其中，所述第一逻辑模块为第一与门（XO)， 所述第三逻辑模块为第二或非门（X2)，第一或门（ΧΓ )和第一与非门（X8)构成所述第二 逻辑模块以使所述触发器电路具有异步置位功能。
[0038] 具体地，所述第一与门（XO)包括至少用于接收所述数据信号（D)的第一输入端、 用于接收时钟信号（CKN)的第二输入端、以及输出到第一节点（NO)的输出端；
[0039] 所述第一与非门（X8)和第二或非门（X2)分别包括输出到第二节点（NI)和第三 节点（N2)的输出端，所述第一或门（ΧΓ )的第一输入端接收所述时钟信号（CKN)，所述第 一或门（ΧΓ)的第二输入端耦接于所述第三节点（N2)，所述第一或门（ΧΓ)的输出端耦接 于所述第一与非门（X8)的第一输入端，所述第一与非门（X8)的第二输入端接收置位信号 (NSET)，所述第二或非门（X2)的第一输入端和第二输入端分别耦接于所述第一节点（NO) 和第二节点（NI)。
[0040] 按照本发明还又一实施例的触发器电路，其中，所述触发器电路还包括第二与非 门（Xio)，所述第二与非门（Xio)用于将所述触发器电路的输出信号（Q)与所述数据信号 (D)进行"与非"逻辑处理以输出反馈信号（FB)至所述第一锁存器；
[0041] 所述第一锁存器还包括第七逻辑模块，其用于将所述反馈信号（FB)和时钟信号 (CKN)进行"与"逻辑处理以输出至所述第二逻辑模块。
[0042] 具体地，当数据信号⑶和触发器电路的输出信号（Q)均为高电平时，所述第二与 非门（Xio)输出为低电平的反馈信号（FB)，使得所述第一锁存器无视所述时钟信号的翻转 而保持内部节点的数据状态的恒定。
[0043] 具体地，当数据信号⑶和触发器电路的输出信号（Q)不同为高电平时，所述第二 与非门（Xio)输出为高电平的反馈信号（FB)，所述第七逻辑模块输出所述时钟信号（CKN) 以使所述第二逻辑模块将该时钟信号（CKN)与所述第三逻辑模块的输出信号（S2)进行"或 非"逻辑处理。
[0044] 在还又一实施例中，所述