一种双硅通孔在线自容错结构的制作方法
【技术领域】
[0001]本发明属于超大规模集成电路容错技术领域，具体涉及一种双硅通孔在线自容错结构。
【背景技术】
[0002]三维集成电路为一种新兴技术，受到越来越多工业界和学术界人士的重视。和二维集成电路不同，三维集成电路借助硅通孔(Through Silicon Via，TSV)将多个晶片垂直堆叠，缩短了晶片间互连线的长度。它具有功耗低，带宽高，面积小，性能好，支持异构集成等优点。然而1)TSV的制造工艺尚未成熟，TSV的泄漏故障和电阻开路故障严重影响其良率和可靠性。电路中TSV数目众多，一根TSV发生故障将会损坏整个芯片，随着晶片堆叠层数的增加，TSV失效造成的三维集成电路良率的损失呈指数性增长。2)TSV的潜在故障难以修复，随着电路工作会越发严重，最终导致电路出现功能故障。3)三维集成电路的集成度远高于二维芯片，但是封装管脚只能置于芯片的四周，因此三维集成电路封装管脚数与二维芯片基本相同，导致分配给每个单元的测试资源相对变少，测试的可控性和可观察性均下降。因此，提出一种可以避免TSV的测试过程的TSV在线容错方案十分必要。
[0003]目前，TSV容错方案主要可分为三类:测试容错、测试在线容错、双TSV容错方案。
[0004]测试容错方案能有效提高三维集成电路的良率，却存在以下问题:1)需要测试开销:必须预先检测出发生故障的TSV，才能对其进行修复，将测试时间和电路端口的开销，引入到TSV的容错中。2)测试资源不足:三维集成电路的集成度远高于二维芯片，但是封装管脚只能置于芯片的四周，因此三维集成电路封装管脚数与二维芯片基本相同，导致分配给每个单元的测试资源相对变少。3)不支持TSV在线容错:TSV的潜在故障难以修复，随着电路工作会越发严重，但是该方案不支持TSV在线容错，最终导致电路出现功能故障，影响电路的可靠性。
[0005]测试在线容错方案能有效提高三维集成电路的可靠性，但对TSV进行容错时，I)仍需对TSV进行测试，消耗三维集成电路的测试资源；2)其TSV测试和电路重构过程会中断电路的正常工作。
[0006]双TSV容错方案可避免TSV的测试过程，实现TSV的在线容错。然而，该结构存在以下问题:1)在传输信号时，电路发生功能故障；2)泄漏故障TSV的泄漏电流较大。图1是双TSV容错方案结构原理图，其由两个对称的通道(通道I和通道2，通道2中也存在通道I中的MOS管和门结构)组成。以通道I为例，用PMOS管MP3作为TSV(19)信号的保持管，其导通电阻大，假定TSV(19)发生泄漏故障，节点in=0时，故障TSV(19)泄漏电流有所减小。但是，其仍然导通，泄漏电流较大。NMOS管丽5和第一反相器(17)组成放电结构，当节点node 1=0时，对通道2放电(通道2和通道I对称，也存在O驱动路径e)。节点in=l，节点node 1=0，NMOS管丽5打开，但是节点node 2也在传输0，对输出无影响。随后节点in=0，PM0S管MPl和MP2开始对TSV (19)电容充电。充电刚开始时，TSV 3(19)电容内的电荷为0，节点node 1=0，节点tl通过NMOS管MN5和第一反相器(17)对节点node 2放电，使节点node 2电容一直无法积累电荷，node 2保持为O。同理，通道2和通道I对称，信号在通道2中传输时也会产生同样的情况，使节点node I—致保持信号O。综上所述，双TSV在线自容错方案输出(out)发生固定I故障。
【发明内容】
[0007]本发明的目的是提供一种双硅通孔在线自容错结构，解决了现有测试容错方案，需要TSV测试过程，且不支持TSV在线容错的问题；现有测试在线容错方案，需要测试和电路重构开销的问题；双TSV在线容错方案结构上的时序问题，且能进一步减小了泄漏电流；本发明具有操作简单，实用性强等的优点。
[0008]本发明采用的技术方案是:
一种双硅通孔在线自容错结构，其特征在于，包括泄漏电流关闭结构、短暂放电结构、TSV、或门(15)、节点in和输出out ;所述泄漏电流关闭结构依次包括有第一延迟缓冲器
(I)、第二延迟反相器(2)、第一三态缓冲器(3)、第二三态缓冲器(4)、第一与非门(5)和第二与非门(6);短暂放电结构依次包括有第一或非门(7)、第二或非门(8)、第一延迟反相器(9)、第二延迟反相器(10)、第一 NMOS管(11)和第二 NMOS管(12) ;TSV依次包括有第-TSV(13)和第二 TSV(14);所述的节点in为第一延迟缓冲器(I)、第二延迟缓冲器(2)、第一三态缓冲器(3)、第二三态缓冲器(4)的输入端；第一延迟缓冲器(I)的输出端(n3)和第一与非门(5)输入端a相连，第一三态缓冲器(3)的输出端(n7)经过反相器和第一与非门(5)的输入端b相连，第一与非门(5)输出端(n5)和第一三态缓冲器(3)的控制端相连；第二延迟反相器(2)的输出端(n4)和第二与非门(6)的输入端a相连，第二三态缓冲器⑷的输出端(π8)经过反相器和第二与非门(6)的输入端b相连，第二与非门(6)的输出端(n6)和第二三态缓冲器(4)的控制端相连；第一 TSV (13)的输入端(n7)和第一三态缓冲器⑶的输出端相连，第二TSV(14)的输入端(n8)和第二三态缓冲器⑷输出端相连；第一 TSV(13)的输出端(nl)分别和第一或非门(7)的输入端a、第一延迟反相器(9)的输入端、第二 NMOS管(12)的漏极、或门(15)的输入端a相连；第二 TSV(14)的输出端(n2)分别和第二或非门⑶的输入端b、第二延迟反相器(10)的输入端、第一 NMOS管(11)的漏极、或门(15)的输入端b相连；第一或非门(7)的输出(nl2)和第一 NMOS管(11)的栅极相连，第二或非门⑶的输出(nlO)和第二 NMOS管(12)的栅极相连；第一延迟反相器(9)输出端(nil)和第一或非门(7)的输入端b相连，第二延迟反相器(10)的输出端(n9)和第二或非门⑶的输入端a相连；第一 NMOS管(11)和第二 NMOS管(12)的源级接地；或门
(15)输出端为本结构输出out。
[0009]所述的一种双硅通孔在线自容错结构，其特征在于，所述的第一延迟缓冲器(I)和第二延迟缓冲器(2)的延迟(假定为tbuffOT)相等，略大于信号从节点in到第一 TSV(13)和第二 TSV(14)输入端(节点n7和n8)的上升沿延迟。
[0010]所述的一种双硅通孔在线自容错结构，其特征在于，所述第一延迟反相器(9)和第二延迟反相器(10)的延迟(假定为tdelay)相等，略大于信号从节点in到第一 TSV(13)和第二 TSV(14)输出端(节点nl和n2)的下降沿延迟。
[0011]所述的一种双硅通孔在线自容错结构，其特征在于，所述第一 TSV(13)和第二TSV (14)的电气参数相同。
[0012]本发明的有益效果为:
本发明利用泄漏电流关闭结构屏蔽TSV泄漏故障对电路的影响；利用短暂放电结构屏蔽电阻开路故障对电路的影响，能够实现对TSV泄漏和电阻开路两种故障的容错，使整个电路的良率和可靠性有了很大的提高；本发明所提出的容错结构的特点为自容错方案，可避开TSV的测试过程，不中断电路的正常工作提供TSV的在线容错，且电路结构和实际操作简单。
【附图说明】
[0013]下面结合附图和实施案例对本发明进一步说明。
[0014]图1是现有的双TSV容错方案结构电路原理图。
[0015]图2是本发明的双硅通孔在线自容错结构电路原理图。
[0016]图3是第一 TSV(13)无故障、第二 TSV(14)泄漏故障时，本发明所述的泄漏结构关闭结构真值表。
[0017]图4是第二 TSV(14)无故障、第一 TSV(13)电阻开路故障，无短暂放电结构时，或门输出原理图。
[0018]图5是本发明双硅通孔在线自容错结构中的短暂放电结构工作原理图。
【具体实施方式】
[0019]为了使本方明的目的、技术方案及优点更加明了，下面结合附图对本发明进一步详细说明。此处所描述的具体实施案例仅用于解释说明本发明，并不用于限定本发明。图2所示为本发明所述TSV容错结构的电路原理图，其具体结构如下:
一种双硅通孔在线自容错结构，包括泄漏电流关闭结构、短暂放电结构、TSV、或门15、节点in和输出out ;所述泄漏电流关闭结构依次包括有第一延迟缓冲器1、第二延迟反相器2、第一三态缓冲器3、第二三态缓冲器4、第一与非门5和第二与非门6 ;短暂放电结构依次包括有第一或非门7、第二或非门8、第一延迟反相器9、第二延迟反相器10、第一NMOS管11和第二 NMOS管12 ；TSV依次包括有第一 TSV13和第二 TSV14 ;所述的节点in为第一延迟缓冲器1、第二延迟缓冲器2、第一三态缓冲器3、第二三态缓冲器4的输入端；第一延迟缓冲器I的输出端n3和第一与非门5输入端a相连，第一三态缓冲器3的输出端n7经过反相器和第一与非门5的输入端b相连，第一与非门5输出端n5和第一三态缓冲器3的控制端相连；第二延迟反相器2的输出端n4和第二与非门6的输入端a相连，第二三态缓冲器4的输出端n8经过反相器和第二与非门6的输入端b相连，第二与