倍压电路的制作方法
【技术领域】
[0001]本发明涉及半导体技术领域，尤其涉及一种倍压电路。
【背景技术】
[0002]在集成电路领域，经常需要对输入电压进行升压，例如经升压后输出两倍于输入电压的电压，为此现有技术中开发出各种倍压电路。
[0003]请参照图1，为现有技术中一种倍压电路的结构示意图。所述现有技术的倍压电路中，采用厚栅PMOS管PlO和P20以及厚栅NMOS管N。其中，厚栅MOS管的栅极氧化层厚度范围为:6.0nm ?20.0nm。
[0004]该现有技术的倍压电路存在一些不足之处，如由于采用厚栅晶体管，使得电路的体积较大，对于后期电路的集成造成一定程度的困难。因此，在电源电压比较低的情况下，既能输出倍压又能减小电路的体积是一件急需解决的问题。
【发明内容】
[0005]本发明解决的技术问题是减小倍压电路的体积。
[0006]为解决上述技术问题，本发明实施例提供一种倍压电路，包括:
[0007]电压调整电路，耦接所述倍压电路的电源输入端，适于输出与所述电源输入端输入的电源电压存在固定差值的调整电压；
[0008]第一薄栅PMOS管，其漏极耦接所述电压调整电路的输出端，源极作为所述倍压电路的输出端；
[0009]薄栅NMOS管级联形成的晶体管组，所述晶体管组的一端接所述第一薄栅PMOS管的源极，另一端接地；所述晶体管组在所述电源电压为高电平时导通，在所述电源电压为低电平时截止；
[0010]开关控制电路，耦接所述第一薄栅PMOS管的栅极，适于在所述电源电压的下降沿导通所述第一薄栅PMOS管，且导通所述第一薄栅PMOS管后维持第一薄栅PMOS管的栅极电压为高电平。
[0011 ] 进一步，开关控制电路包括脉冲发生器，其一端耦接所述倍压电路的输入端，另一端耦接所述第一薄栅PMOS管的栅极；所述脉冲发生器适于在所述电源电压的下降沿产生脉冲。
[0012]脉冲发生器包括输入端耦接所述倍压电路的输入端和滑动电阻，输出端接反相器的或非逻辑门。
[0013]进一步，晶体管组包括第一薄栅NMOS管和第二薄栅NMOS管，所述第一薄栅NMOS管的源极接所述第一薄栅PMOS管的源极，所述第二薄栅NMOS管的漏极接地。
[0014]第二薄栅NMOS管的栅极接所述电源电压。
[0015]进一步，电压调整电路包括反相器、电容和第二薄栅PMOS管；所述反相器和电容串联于所述倍压电路的输入端和所述薄栅PMOS管的漏极之间；所述第二薄栅PMOS管的源极耦接所述电容、漏极接电源电压，所述第二薄栅PMOS管在所述倍压电路的输出电压为低电平时导通，在所述倍压电路的输出电压为高电平时截止。
[0016]第二薄栅PMOS管的栅极接所述倍压电路的输出端。
[0017]所述薄栅PMOS管和所述薄栅NMOS管的栅极氧化层厚度范围为:1.5nm?4.0nm。
[0018]与现有技术相比，本发明实施例的技术方案具有以下有益效果:
[0019]本发明技术方案中用薄栅晶体管代替厚氧栅晶体管，通过开关控制电路耦接所述第一薄栅PMOS管的栅极，在所述电源电压的下降沿导通所述第一薄栅PMOS管，且导通所述第一薄栅PMOS管后维持第一薄栅PMOS管的栅极电压为高电平，通过级联结构调制薄栅NMOS晶体管组电压，从而输出电源电压的倍压。与现有技术相比，降低了晶体管占用体积，进而减小了倍压电路的体积。
【附图说明】
[0020]图1是现有技术中一种倍压电路的结构示意图；
[0021]图2是本发明实施例的一种倍压电路的示意图；
[0022]图3是本发明实施例的一种倍压电路的结构示意图；
[0023]图4是本发明实施例的一种倍压电路的脉冲发生器的结构示意图；
[0024]图5是本发明实施例的一种倍压电路的各个信号的时序不意图。
【具体实施方式】
[0025]正如【背景技术】中所述的，现有技术中的倍压电路采用厚栅晶体管，使得电路体积占用大。
[0026]为了实现减小倍压电路的体积的技术效果，本发明通过改善电路结构，采用薄栅晶体管代替传统厚栅晶体管作为升压元件，可减小晶体管的占用空间。
[0027]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0028]图2是本发明实施例的一种倍压电路的示意图。
[0029]倍压电路包括，电压调整电路20、第一薄栅PMOS管P1、薄栅NMOS管级联形成的晶体管组21和开关控制电路22。
[0030]其中，电压调整电路20，耦接倍压电路的电源输入端，适于输出与电源输入端输入的电源电压存在固定差值的调整电压。
[0031]第一薄栅PMOS管P1，其漏极耦接电压调整电路的输出端，源极作为倍压电路的输出端。
[0032]薄栅NMOS管级联形成的晶体管组21，晶体管组的一端接第一薄栅PMOS管Pl的源极，另一端接地。所述晶体管组21在所述电源电压为高电平时导通，在所述电源电压为低电平时截止；
[0033]开关控制电路22 —端耦接倍压电路的输入端，另一端耦接第一薄栅PMOS管Pl的栅极。开关控制电路22适于在所述电源电压的下降沿导通所述第一薄栅PMOS管P1，且导通所述第一薄栅PMOS管后维持第一薄栅PMOS管的栅极电压为高电平。
[0034]所述倍压电路中，当输入的电源电压为高电平时，所述晶体管组21导通；所述第一薄栅PMOS管Pl截止，所述倍压电路的输出电压为低电平。
[0035]当输入的电源电压从高电平转换为低电平时，所述晶体管组21截止；在电源电压的下降沿，开关控制电路22控制所述第一薄栅PMOS管的栅极电压为低电平，以导通所述第一薄栅PMOS管P1，所述倍压电路的输出电压随之转换为高电平。由于需要维持所述第一薄栅PMOS管Pl的正常工作，在导通所述薄栅PMOS管Pl后，所述开关控制电路22随之维持第一薄栅PMOS管的栅极电压为高电平。
[0036]由于晶体管组21包括薄栅NMOS管，因此采用级联结构，以保证各薄栅NMOS管均工作在其耐压范围内。
[0037]其中，所述薄栅PMOS管和所述薄栅NMOS管的栅极氧化层厚度范围为:1.5nm?4.0nm0
[0038]图3是本发明实施例的一种倍压电路的结构示意图。
[0039]倍压电路包括电压