量子位与芯片模式之间的频率分离以减小普色损耗的制作方法
【专利说明】
[0001] 联合研究声明
[0002] 本发明是由美国军方资助、在合同号为No.:W911NF-10-l-0324的政府支持下完 成的。政府对本发明享有一定的权利。
技术领域
[0003] 本发明涉及量子计算芯片，更具体地，涉及从量子位频率中分离芯片模式频率。
【背景技术】
[0004] 在量子计算中，量子位quantum bit (qubit)是最后经历了不期望的振荡幅度和相 位（T1和T2弛豫）干扰（perturbations)的量子振荡器。较长的相干时间（对于T1和T2 较大的值）与在系统去相干之前较长时间执行量子操作是一致的。几个因素可以导致振荡 中的干扰并加速T1和T2弛豫（relaxation)。包括量子位、谐振器（resonators)和信号端 口的电路，以薄膜的形式形成在衬底上。衬底本身可以是去相干的一个源。通常由高介电 常数的绝缘材料形成的衬底，可以被视为具有芯片谐振模式（芯片模式）的微波谐振器，其 中芯片谐振模式可以与量子频率很接近，从而使它们与量子频率匹配并导致去相干（在此 我们称之为普色效应（Purcell effect)或普色损失（Purcell loss))。
[0005] 因此，本领域需要解决前述提及的问题。
【发明内容】
[0006] 根据本发明的一个实施例，一种控制在芯片的衬底的第一表面上形成的量子位的 普色损耗的方法包括：确定量子位的频率；以及控制所述量子位的频率与所述芯片的芯片 模式频率之间的分离。
[0007] 根据本发明的另一个实施例，一种控制包含在芯片上的量子位中的普色的系统包 括：处理器，被配置为计算量子位频率和芯片模式频率；以及基于所述处理器的计算设计 的衬底。
[0008] 根据本发明的又一实施例，具有可控的普色损耗的芯片包括：在衬底的第一表面 上形成的量子位；以及被设计控制所述量子位的普色损耗的衬底。
[0009] 从又一方面看，本发明提供了一种计算机程序，其存储在计算机可读介质并被加 载到数字计算机的内部存储器，包括当所述程序在计算机上运行时用于执行本发明的步骤 的软件代码部分。
[0010] 通过本发明的技术实现另外的特征和优点。本发明的其它实施例和方面在此详细 描述并被视为本发明的一部分。参照说明书和附图可以更好地理解本发明的优点和特征。
【附图说明】
[0011] 参照如下图所示的优选实施例，仅仅通过实例的方式，现在将描述本发明。
[0012] 图1是根据现有技术的芯片的三维视图，并且在芯片中可以实现本发明的优选实 施例；
[0013] 图2示出根据本发明的优选实施例的对于给定芯片谐振频率的量子位频率的函 数T1 ;
[0014]图3是根据现有技术的计算芯片模式频率的系统框图，并且该系统可以实现本发 明的优选实施例；以及
[0015]图4是根据本发明优选实施例的减小普色损耗的方法的流程图。
【具体实施方式】
[0016] 如上所述，衬底的芯片模式（衬底谐振频率）可以是量子位的振荡中或普色损耗 中的干扰来源。芯片模式可以产生量子位之间的串扰（crosstalk)或者把来自环境的噪声 引入量子位。在此描述的本发明的实施例涉及确保芯片模式频率与量子位谐振频率的分 离，以这种方式来解决耦合。
[0017] 图1是根据本发明的实施例的芯片100的三维视图。衬底110可以是硅片或蓝宝 石晶片。电路120被图案化为衬底110顶部的薄金属膜和绝缘膜。电路120包括量子位 130,量子位130被微波脉冲通过它们与微波谐振器140的交互而询问（interrogated)。电 路120也包括端口 150,通过端口 150引入驱动信号并且接收到电路120的输出信号。杂 散能量（spuriousenergy)到量子位130的親合，可以由如上所述的谐振器140或者另一 个能量存储器（energyreservoir)例如芯片模式导致。一种量化量子位130被成功地与 环境隔离的程度的方式是测量量子位130的相干次数（对于幅度来说是T1，对于相位相位 来说是T2)。以下的等式表明对由谐振器140产生的量子位130振荡的示例性干扰影响T1 的因素。
[0018]
[0019] 这里Q是谐振器品质因子，Fr是谐振频率，Fq是量子位频率，以及g表示谐振器与 量子位之间的耦合。在这个表达式中提到的谐振器可以是有意制造的结构，例如图1中的 谐振器，或者可以是在衬底110中的有损芯片模式（lossychipmodes)。如上面等式1所 表明的，由于T1和g成反比例，对谐振器140(或其它储存器）的耦合的增加（g增加）使 T1减少。等式1也表明量子位130频率和储存器（谐振器140)频率的增加的分离或者在 频率差（Fr-Fq)(分子）的增加引起了T1的增加。考虑到衬底作为能量储存器，芯片谐振 频率（Fr)可以与量子位频率（Fq)接近，这样（Fr-Fq)是相对较小的值，并且因此，T1是 相对较小的值。参见等式1，就由耦合对芯片模式导致的去相干的程度而言，增加T1的一种 方式是增加芯片谐振频率与量子位频率之间的分离。
[0020] 图2示出对于给定的芯片谐振频率的量子位频率的函数T1。示意性的芯片谐振频 率210是6GHz。示出具有四个不同频率220的四个量子位130。如图2所示，随着量子频 率220与芯片谐振频率210的差的增加，T1增加。例如，量子位频率220d是离芯片谐振频 率最远并且对应于图2中最高T1值，而量子位频率220b最接近芯片谐振频率210并且对 应于图2中最低T1值。
[0021] 量子位频率和芯片谐振频率之间分离的增加可以通过向衬底110的一个或多个 边施加涂层（coating) 115 (图1)而导致。在衬底110的一个或多个边上的金属涂层115 将芯片模式或谐振频率频移到（shift)更高的值。对于典型的几何形状和衬底110材料， 在施加金属涂层115的基础上，谐振频率差不多可以加倍。涂层115改变了衬底110的边 界条件（boundaryconditions)，从而把芯片模式增加到更高的频率。当衬底110的所有四 个边具有施加的涂层115,芯片模式对应于鼓模式（drummode)，在此衬底110的外边具有 零电场。基于涂层115,典型的芯片模式频移（shift)可以是从6GHz(参照图2所示）到 10GHz。基于这个芯片模式频移，其从最高的量子位频率（小于图2所示的7GHz)分离芯片 谐振频率，对芯片模式的基于普色损耗的T1减小被最小化。
[0022] 上面的等式1表示谐振器品质因子和T1成正比，因而高Q值（表明相对于存 储的谐振器能量的较低能量损耗率）对应于高T1值。为了让芯片模式处于最高的Q，涂层 115可以是超导材料。此外，金属涂层115可以包括粘附层（adhesionlayer)作为涂层115 的部分。例如，涂层115可以由钛（Ti)涂层（大约50埃）和铝（A1)涂层（大约500埃） 构成。例如，可以运用两轮电子束蒸发来施加涂层115。
[0023] 图3是根据本发明的实施例计算芯片模式频率的系统300的框图。通过系统300， 可以模拟施加涂层115的效果，例如，使得可以预测施加涂层115到一、二、三或四边产生的 芯片模式频率。通过预测，就可以确定为了实现芯片模式频率与量子位频率之间期望的T1 的最大分离或必要的分离而要施加涂层的边的数目。系统300包括一个