三NMOS管的源极Ns3接第二 NMOS管的漏极Nd2，栅极Ng3连接第二级动态电路的输出端NET2，漏极Nd3作为输出端NETl ;第四NMOS管的源极Ns4接地VSS，栅极Ng4连接选择信号输入端，漏极Nd4连接第五NMOS管的源极Ns5 ;第五NMOS管的源极Ns5接第四NMOS管的漏极Nd4，栅极Ng5连接扫描输入端，漏极Nd5连接第三NMOS管的源极Ns3 ; 第二级动态电路包含两个输入端和一个输出端，输入端包括数据产生电路的输出端NET1，时钟信号输入端，第二级动态电路的输出端为输出端NET2 ;时钟信号输入端输入时钟信号CK ; 第二级动态电路由第四反相器、第六PMOS管、第七PMOS管、第八PMOS管、第六NMOS管、第七NMOS管和第八NMOS管组成；第六PMOS管的源极Ps6连接电源VDD，栅极Pg6连接数据产生电路的输出端NETl，漏极Pd6连接第七PMOS管的栅极Pg7 ;第七PMOS管的源极Ps7接电源VDD，栅极Pg7连接第六PMOS管的漏极Pd6，漏极Pd7接数据产生电路的输出端NETl ;第八PMOS管的源极Ps8连接电源VDD，栅极Pg8连接时钟信号输入端，漏极Pd8接第二级动态电路的输出端NET2 ;第四反相器的输入端INV4接数据产生电路的输出端NETI，第四反相器的输出端0UT4接第六NMOS管的栅极Ng6 ;第六NMOS管的源极Ns6接第七NMOS管的源极Ns7，栅极Ng6连接第四反相器的输出端0UT4，漏极Nd6连接数据产生电路的输出端NETl ;第七NMOS管的源极Ns7接第八NMOS管的漏极Nd8，栅极Ng7连接数据产生电路的输出端NETl，漏极Nd7连接第二级动态电路的输出端NET2 ;第八NMOS管的源极Ns8接地VSS，栅极Ng8连接时钟信号输入端，漏极Nd8连接第七NMOS管的源极Ns7 ; 数据输出电路包含三个输入端和一个输出端，输入端包括第二级动态电路的输出端NET2、控制信号产生电路的输出端CKBB和时钟信号输入端，数据输出电路的输出端即触发器输出端Q ;时钟信号输入端输入时钟信号CK ； 数据输出电路由第九PMOS管、第九NMOS管、第十NMOS管、第五反相器、第六反相器和第七反相器组成；第九PMOS管的源极Ps9连接电源VDD，栅极Pg9连接第二级动态电路的输出端NET2，漏极Pd9连接第五反相器的输入端IN5并与第九NMOS管的漏极Nd9相连；第九NMOS管的源极Ns9接第十NMOS管的漏极NdlO，栅极Ng9连接控制信号产生电路的输出端CKBB，漏极Nd9连接第九PMOS管的漏极Nd9 ;第十NMOS管的源极NslO接地VSS，栅极NglO连接第二级动态电路的输出端NET2，漏极NdlO连接第九NMOS管的源极Ns9 ;第五反相器的输入端IN5连接第九PMOS管的漏极Pd9和第九NMOS管的漏极Nd9并且和第七反相器的输入端IN7相连，第五反相器的输出端0UT5接第六反相器的输入端IN6 ;第六反相器的输入端IN6接第五反相器的输出端0UT5，第六反相器的输出端0UT6接第五反相器的输入端IN5，第六反相器还带有控制输入端，分别接时钟信号输入端和第二级动态电路的输出端NET2 ;第七反相器的输入端IN7接第九PMOS管的漏极Pd9和第九NMOS管的漏极Nd9，第七反相器的输出端0UT7接触发器输出端。2.如权利要求1所述的带有扫描结构的三级伪单相时钟触发器，其特征在于，控制信号产生电路由第一与非门以及三个反相器组成；第一反相器的输入端INl连接时钟信号CK，第一反相器的输出端OUTl连接第二反相器的输入端IN2，第二反相器的输出端0UT2为CKBB输出端，第三反相器的输入端IN3连接选择信号SE，第三反相器的输出端0UT3输出选择信号SE的反相信号SB，第一与非门的第一输入端I匪I连接第一反相器的输出端0UT1，第一与非门的第二输入端?M2连接第三反相器的输出端0UT3，第一与非门的输出端OUTMl输出信号Cl。3.如权利要求2所述的带有扫描结构的三级伪单相时钟触发器，其特征在于，当选择信号SE为低电平时，选择信号SE的反相信号SB为高电平，此时数据产生电路中，由第一PMOS管、第二 PMOS管、第一 NMOS管、第二 NMOS管和第三NMOS管构成的数据输入产生路径被激活，数据线信号D有效；当SE为高电平时，由第三PMOS管、第四PMOS管、第五PMOS管、第四NMOS管、第五NMOS管和第三NMOS管组成的扫描输入产生路径被激活，扫描输入SI有效。4.如权利要求2所述的带有扫描结构的三级伪单相时钟触发器，其特征在于，当选择信号SE为低电平时，触发器开始传输数据线信号D ;当时钟信号CK为低电平时，电路进入预充阶段，此时控制信号产生电路的输出信号Cl为低电平，第一 PMOS管被打开，第二级动态电路的输出端NET2通过第八PMOS管被上拉至高电平，第十NMOS管被打开；若数据线信号D为低电平，数据产生电路的输出端NETl通过第一、第二 PMOS管被上拉至高电平，进而打开第二级动态电路中的第七NMOS管，当时钟信号CK上跳变沿到来时，第二级动态电路的输出端NET2通过第七、第八NMOS管被下拉至低电平，第九PMOS管被打开，第七反相器的输入被上拉为高电平，进而得到一个低电平的输出信号Q ;若数据线信号D为高电平，数据产生电路的输出端NETl通过第一、第二、第三NMOS管被下拉至低电平，第七NMOS管不打开，当时钟信号CK跳变为高电平时，其经过两级反相的伪单相时钟信号CKBB也会随之跳变为高，进而打开第九NMOS管，将第七反相器的输入端IN7下拉至低电平，从而得到一个高电平的输出信号Q。5.如权利要求2所述的带有扫描结构的三级伪单相时钟触发器，其特征在于，数据产生电路的输出端NETl和第二级动态电路的输出端NET2的高电平的保持是通过互相的反馈实现的，当时钟信号CK为高电平时，若初始数据产生电路的输出端NETl为低电平，则第六PMOS管会被打开，第二级动态电路的输出端NET2通过第六PMOS管被上拉，保持高电平；此时，数据产生电路的输出端NETl通过地四反相器和第六、第八NMOS管保持低电平；若初始数据产生电路的输出端NETl为高电平，当时钟信号CK为高电平时，第二级动态电路的输出端NET2会通过第七、第八NMOS管被下拉并保持低电平，进而第七PMOS管被打开，数据产生电路的输出端NETl通过第七PMOS管被上拉，保持高电平。6.如权利要求2所述的带有扫描结构的三级伪单相时钟触发器，其特征在于，在数据输出电路中，若时钟信号CK为低电平时，第六反相器被打开，第七反相器的输入端IN7会通过第五反相器和第六反相器进行数据保持，新的数据不会被传输出去；当时钟信号CK上升沿到来时，新的数据才会通过第九PMOS管、第九NMOS管和第十NMOS管传输进来，然后通过第七反相器输出。
【专利摘要】一种带有扫描结构的三级伪单相时钟触发器，由控制信号产生电路、数据产生电路、第二级动态电路和数据输出电路四个部分组成，触发器有四个输入端和一个输出端，触发器的四个输入端分别是数据线信号输入端、时钟信号输入端、扫描输入端和选择信号输入端。本发明采用了三级动态电路的结构，TCK-Q和Tsetup要优于传统主从D触发器，其保持时间Thold也比较小,优于脉冲型D触发器；在数据产生电路中，由于第二级动态电路的输出端NET2控制的第三NMOS管与下拉网络串联的存在，在翻转过程中，不会出现像现有技术可扫描的D触发器一样的竞争；伪单相时钟CKBB的使用，不仅可以消除专利中D触发器输出的一个0-1-0的较大的毛刺，还能平衡触发器传低电平和传高电平的速度。
【IPC分类】H03K3/02
【公开号】CN105071789
【申请号】CN201510570570
【发明人】刘尧, 黄号添, 刘海彬, 李振涛, 郭阳, 孙永节, 张秋萍, 付志刚, 唐茜
【申请人】中国人民解放军国防科学技术大学
【公开日】2015年11月18日
【申请日】2015年9月9日