能够抵抗双节点翻转的时域加固锁存器的制造方法
【技术领域】
[0001]本发明涉及抗辐射集成电路设计领域，尤其设计采用时域冗余和空间冗余技术对时序电路进行加固。从而使时序电路具有抗单粒子翻转(Single event upset，SEU)和多比特翻转(Multiple-bit upsets，MBUs)的能力。具体讲，涉及能够抵抗双节点翻转的时域加固锁存器。
技术背景
[0002]对于应用于空间环境中的数字电路，特别是时序电路，单粒子翻转(Single eventupset)的发生会严重影响芯片功能的正确性。随着集成电路尺寸的减小以及芯片供电电压的下降，多比特翻转(Multiple-bit upsets)发生的几率正在逐步上升，从而影响电路的性會K。
[0003]针对SEU的防护，可以采用电路设计的手段对电路进行加固。而冗余手段又是基于电路设计对其进行加固的一种主要的方法。例如，三模冗余就是基于冗余手段采用电路设计的方法对电路进行加固的一种方法。它是将输入信号复制成三份，然后送入表决器进行表决。这种方法可以有效的抵抗SEU的发生而不能对电路进行多节点加固。DICE结构也能够抵抗SEU，但是不能够对输入信号进行加固。针对于MBUs的防护，已经成为现在研究的重点。但是相关的报道为之甚少。已有的能够抵抗MBUs的锁存器或者在单个辐射粒子不会造成不同阱中的敏感节点同时发生翻转的假设下提出的，或者不能抵抗输入信号上的单粒子脉冲(Single event Transient, SET)。
【发明内容】
[0004]为克服现有技术的不足，本发明的目的是提供一种能够抵抗双节点翻转的锁存器。该锁存器不仅能够抵抗双节点翻转，而且能够抵抗输入线和时钟线上的SET，并且能够使锁存器的存储状态不会发生改变。为此，本发明采取的技术方案是，能够抵抗双节点翻转的时域加固锁存器，由3个二输入保护门(Double Input Guard_gate, DIG)，4个延时单元，2个传输门，2个反相器和I个三选二多路选择器组成；输入D经过一个反相器和一个低电平导通的传输门后的节点为1，节点I和其经过第一个延时单元后的节点2共同作为第一个二输入保护门的输入；节点I和其经过第二个延时单元后的节点3共同作为第二个二输入保护门的输入；节点I和其经过第三个延时单元后的节点4共同作为第三个二输入保护门的输入；第一、二、三个二输入保护门的输出节点依次是5、6、7，它们也是三选二多路选择器的输入，三选二多路选择器的输出节点为8，节点8经过第四个延时单元和一个高电平导通的传输门后反馈至节点I ;节点I连接一个反相器后输出，输出节点为Q。
[0005]二输入保护门为其晶体管级结构，两个PMOS管PMl、PM2和两个NMOS管匪1、匪2构成，PM1、PM2串联、匪2、匪I依次串联，PMl的源级接VDD，PM2的漏极接匪2的漏极，匪I的源级接GND，PM1和匪I的栅极作为一个输入Inl，PM2和匪2的栅极作为另一个输入In2，PM2和匪2的漏极作为输出O。
[0006]延时单元结构为两个反相器中间连一个PMOS管P2和一个NMOS管N2，晶体管P1、NI和P3、N3分别构成两组反相器，其中PU P3的源级接VDD, N1、N3的源级接GND, PU NI的漏端相连记做节点M，M再连接P2、N2、P3、N3的栅端，P2的源漏级均接VDD，N2的源漏级均接GND，P1、N1的栅端相连作为延迟单元的输入端In，P3、N3的漏端相连作为延迟单元的输出端Out。
[0007]与已有技术相比，本发明的技术特点与效果:
[0008]本发明是通过结构设计的手段对电路进行加固的，因此能够抵抗由于单个辐射粒子造成的不同阱中两个敏感节点的同时翻转，从而使锁存器的存储状态不会发生改变。
[0009]本发明由于在传输门Tl之后插入了延迟单元，因此可以抵抗发生在输入信号上的SET，是一款时域加固器件。
【附图说明】
[0010]图1 一种能够抵抗双节点翻转的时域加固锁存器结构；
[0011]图2 (a) DIG的晶体管级结构，(b)DIG的逻辑符号，(C)DIG的时序图;
[0012]图3延时单元的晶体管结构。
【具体实施方式】
[0013]使用如图1所示的电路结构。该锁存器由3个二输入保护门(Double InputGuard_gate, DIG)，4个延时单元，2个传输门，2个反相器和I个三选二多路选择器组成。输入D经过一个反相器和一个低电平导通的传输门后的节点为1，I和其经过第一个延时单元后的节点2共同作为DIG A的输入。I和其经过第二个延时单元后的节点3共同作为DIGB的输入。I和其经过第三个延时单元后的节点4共同作为DIG C的输入。A、B、C的输出节点依次是5、6、7，它们也是三选二多路选择器的输入，输出节点为8，8经过第四个延时单元和一个高电平导通的传输门后反馈至I节点。I节点连接一个反相器后输出，输出节点为Q0由于将DIG其中的一个输入延迟一定的时间，可以达到过滤发生的单个SET的效果。因此本结构可以能够有效的抵抗SEU。
[0014]其中的DIG(如图2(a)所示为其晶体管级结构，(b)为其逻辑符号，(C)为其时序图)使用两个PMOS和两个NMOS串联，PMl和PM2串联，匪I和匪2串联，PMl的源级接VDD，PM2的漏极接匪2的漏极，匪I的源级接GND，PMl和匪I的栅极作为一个输入Inl，PM2和匪2的栅极作为另一个输入In2，PM2和匪2的漏极作为输出O。DIG在两个输入不相同时的输出为高阻态。在两个输入信号相同时，该单元的功能与反相器的功能一致。
[0015]其中的延时单元结构(如图3所示为其晶体管级结构)为两个反相器中间连一个PMOS和一个NM0S。晶体管P1、N1和P3、N3分别构成两组反相器，其中P1、P3的源级接VDD，N1、N3的源级接GND，PU NI的漏端相连记做节点M，M再连接P2、N2、P3、N3的栅端，P2的源漏级均接VDD，N2的源漏级均接GND，PU NI的栅端相连作为延迟单元的输入端In，P3、N3的漏端相连作为延迟单元的输出端Ou