逐次逼近模数转换器的电容阵列结构的制作方法
【技术领域】
[0001] 本发明涉及一种半导体集成电路，特别是涉及一种逐次逼近模数转换器的电容阵 列结构。
【背景技术】
[0002] 逐次逼近模数转换器（SAR ADC)以中等转换精度（8~16位）、中等转换速度 (5MS/s以下）、低功耗、低成本、兼容现代CMOS工艺和易于按比例缩小的综合优势，被广泛 米用。
[0003] 其中作为与精度和速度相关的重要组成部分，数模转换器（DAC)起着将参考电压 (Vref)进行二分的关键性作用。纯电容型DAC因为其噪声小，制作精度高，而被广泛使用。
[0004] 目前传统的DAC所用的大部分为二进制权重的电容阵列，即相邻高位电容是低位 电容容值的两倍。如图1所示，是现有12位逐次逼近模数转换器的一段式电容阵列结构， 可知，共包括12个位权重电容以及一个终端电容C113,最低位（LSB)权重电容C101的电 容值为1个单位电容即C，从低位往高位位权重电容的电容值依次增加1倍，最高位（MSB) 权重电容Cl 12的电容值为2nC ;终端电容Cl 13的电容值为C。各位权重电容以及终端电 容C113的上极板连接在一起并引出输出端Vout，各位权重电容以及终端电容C113的下极 板和一刀三掷开关连接，在控制信号的控制下各所述一刀三掷开关的另一端连接输入电压 Vin、正相参考电压Vrefp和反相参考电压Vrefn中的一个；对于不米用差分参考电压信号 Vrefp和Vrefn的情形，则有在控制信号的控制下各所述一刀三掷开关的另一端连接输入 电压Vin、参考电压和地中的一个。输出端Vout通过一个切换开关连接到共模电平Vcm。 由图1可知，对于一个12位的SAR ADC而言，需要212个单位电容，规模如此庞大的电容阵 列不仅需要更大的芯片面积，而且会引入更大的寄生和工艺失配，限制了 SAR ADC精度和速 度。
[0005] 12位SARADC目前所用的电容阵列大多采用两段式结构，为了获得最低的电容开 关能耗，耦合电容两边的电容阵列权重位数相等。如图2所示，是现有12位逐次逼近模数 转换器的二段式电容阵列结构；权重电容C201至C206位于第一段电容子阵列中，权重电容 C207至C212位于第二段电容子阵列中，终端电容C213也位于第一段电容子阵列；耦合电 容C214耦接在第一和二段电容子阵列之间。各电容的电容值在图2中都标出。为保证二 进制权重，耦合电容用64/63C的分数电容，也即采用分数电容的耦合电容C214后，从权重 电容C207的下极板输入的信号对输出端Vout信号的改变量为从权重电容C206的下极板 输入的信号对输出端Vout信号的改变量的两倍。由图2可知，一共需要使用127个单位电 容和一个分数电容。分数电容很难精确制造，再加上寄生电容和工艺失配，因此会有较大的 DAC精度损失。
[0006] 现有技术中12位SARADC也有采用3段式电容阵列结构，如申请号为 201310099574. 4的中国专利申请所述，该专利中公开了 3段式电容阵列结构，其中同样需 要采用到分数电容值的耦合电容，所以同样具有分数电容所带来的缺陷：分数电容很难精 确制造，再加上寄生电容和工艺失配，因此会有较大的DAC精度损失。
【发明内容】
[0007] 本发明所要解决的技术问题是提供一种逐次逼近模数转换器的电容阵列结构，能 降低电容阵列的总电容值从而降低电容阵列的面积，能避免采用分数电容从而能提高转换 精度。
[0008] 为解决上述技术问题，本发明提供的逐次逼近模数转换器的电容阵列结构所对应 的逐次逼近模数转换器的输出数字信号为N位，电容阵列包括N个位权重电容，所述电容阵 列分成多段子电容阵列，每段所述子电容阵列分别包括多个所述位权重电容，各所述子电 容阵列的所述位权重电容的个数和为N。
[0009] 每一段所述子电容阵列内部的对应位的所述位权重电容为相邻的低一位的所述 位权重电容的两倍。
[0010] 最低段的所述子电容阵列中包括有一个终端电容，该终端电容和最低位的所述位 权重电容的大小相同且都等于单位电容。
[0011] 各所述子电容阵列的各所述位权重电容的上极板都连接在一起，各所述子电容阵 列的各所述位权重电容的下极板分别接一个一刀三掷开关，所述终端电容的下极板也接一 个一刀三掷开关，在控制信号的控制下各所述一刀三掷开关的另一端连接输入电压、正相 参考电压和反相参考电压中的一个或者在控制信号的控制下各所述一刀三掷开关的另一 端连接输入电压、参考电压和地中的一个。
[0012] 在相邻的两个所述子电容阵列之间连接有耦合电容，所述耦合电容的两个极板分 别和相邻的两个所述子电容阵列的各所述位权重电容的上极板连接。
[0013] 在各所述子电容阵列中选择性的设置调节电容，各所述调节电容的上极板连接对 应的所述子电容阵列的各所述位权重电容的上极板，各所述调节电容的下极板接反相参考 电压，通过设置所述调节电容使所述调节电容和所述耦合电容的大小都分别为单位电容的 倍数，且使对应段的所述子电容阵列内部的最低位的所述位权重电容的权重为前一段的所 述子电容阵列内部的最高位的所述位权重电容的权重的两倍。
[0014] 进一步的改进是，N等于12。
[0015] 进一步的改进是，所述电容阵列分成3段子电容阵列。
[0016] 进一步的改进是，第一段所述子电容阵列内部的所述位权重电容包括3个且大小 分别为1倍单位电容，2倍单位电容，4倍单位电容；第二段所述子电容阵列内部的所述位权 重电容包括4个且大小分别为2倍单位电容，4倍单位电容，8倍单位电容，16倍单位电容； 第三段所述子电容阵列内部的所述位权重电容包括5个且大小分别为1倍单位电容，2倍 单位电容，4倍单位电容，8倍单位电容，16倍单位电容；第一段所述子电容阵列和第二段所 述子电容阵列之间的耦合电容的大小为4倍单位电容；第三段所述子电容阵列和第二段所 述子电容阵列之间的親合电容的大小为2倍单位电容；在第一段所述子电容阵列和第二段 所述子电容阵列中分别设置有一个所述调节电容，第一段所述子电容阵列中的所述调节电 容的大小为4倍单位电容，第二段所述子电容阵列中的所述调节电容的大小为29倍单位电 容。
[0017] 进一步的改进是，N大于12。
[0018] 进一步的改进是，所述电容阵列分成2段以上的子电容阵列。
[0019] 进一步的改进是，最高段的所述子电容阵列的各所述位权重电容的上极板作为信 号输出端，该信号输出端通过一个切换开关连接到共模电平。
[0020] 本发明将电容阵列结构分成了多段，子电容阵列段之间采用耦合电容连接，且在 各子电容阵列段中选择性设置调节电容，通过调节电容和耦合电容的设置能够使得相邻段 之间的两个相邻的位权重电容具有2倍权重关系，这样能降低电容阵列的总电容值从而降 低电容阵列的面积，也从而能减小整个芯片的面积，能降低功耗以及提高速度。
[0021] 本发明通过调节电容和耦合电容的设置能实现电容全部都是单位电容的整数倍， 没有分数电容，所以能避免分数电容制造的不精确性、避免大的寄生和失配、提高转换精 度。
【附图说明】
[0022] 下面结合附图和【具体实施方式】对本发明作进一步详细的说明：
[0023] 图1是现有12位逐次逼近模数转换器的一段式电容阵列结构；
[0024] 图2是现有12位逐次逼近模数转换器的二段式电容阵列结构；
[0025] 图3是本发明较佳实施例逐次逼近模数转换器的电容阵列结构；
[0026] 图4是逐次逼近模数转换器的结构图；
[0027] 图5是在图3的位置①处输入阶跃信号的等效电路；
[0028] 图6是在图3的位置②处输入阶跃信号的等效电路；
[0029] 图7是在图3的位置③处输入阶跃信号的等效电路；
[0030]图8是在图3的位置④处输入阶跃信号的等效电路。
【具体实施方式】
[0031] 本发明实施例逐次逼近模数转换器的电容阵列结构所对应的逐次逼近模数转换 器的输出数字信号为N位，N根据所需要的精度如为8至16位，也能为12位以上的其它数 字位。电容阵列包括N个位权重电容，所述电容阵列分成多段子电容阵列，如3段以上。每 段所述子电容阵列分别包括多个所述位权重电容，各所述子电容阵列的所述位权重电容的 个数和为N。
[0032] 每一段所述子电容阵列内部的对应位的所述位权重电容为相邻的低一位的所述 位权重电容的两倍。
[0033] 最低段的所述子电容阵列中包括有一个终端电容，该终端电容和最低位的所述位 权重电容的大小相同且都等于单位电容。
[0034] 各所述子电容阵列的各所述位权重电容的上极板都连接在一起，各所述子电容阵 列的各所述位权重电容的下极板分别接一个一刀三掷开关，所述终端电容的下极板也接一 个一刀三掷开关，在控制信号的控制下各所述一刀三掷开关的另一端连接输入电压、正相 参考电压和反相参考电压中的一个或者在控制信号的控制下各所述一刀三掷开关的另一 端连接输入电压、参考电压和地中的一个。
[0035] 在相邻的两个所述子电容阵列之间连接有耦合电容，所述耦合电容的两个极板分 别和相邻的两个所述子电容阵列的各所述位权重电容的上极板连接。
[0036] 在各所述子电容阵列中选择性的设置调节电容，各所述调节电容的上极板连接对 应的所述子电容阵列的各所述位权重电容的上极板，各所述调节电容的下极板接所反相参 考电压，通过设置所述调节电容使所述调节电容和所述耦合电容的大小都分别为单位电容 的倍数，且使对应段的所述子电容阵列内部的最低位的所述位权重电容的权重为前一段的 所述子电容阵列内部的最高位的所述位权重电容的权重的两倍。
[0037] 最高段的所述子电容阵列的各所述位权重电容的上极