环形振荡器电路和方法
【专利说明】环形振荡器电路和方法
[0001]根据35U.S.C.§ 119的优先权要求
[0002]本申请要求2013年3月14日提交的美国专利申请序列号13/804,366的权益，其通过引用整体纳入于此。
[0003]领域
[0004]本公开一般涉及振荡器，尤其涉及电源调节的环形振荡器。
[0005]相关技术描述
[0006]环形振荡器可被用于提供振荡的输出信号。输出信号的振荡频率响应于被提供给环形振荡器的供电电压范围。环形振荡器工作为压控振荡器(VCO)。通常使用大电容来过滤掉来自VCO的供电电压的高频噪声。另外，通常使用调节器来将供电电压提供给VC0。调节器可具有来自VCO的反馈路径以调整调节器的输出。然而，大电容器可在反馈路径上的特定频率处引入“极点”，由此潜在地导致系统的不稳定性并且致使调节器的输出振荡。
[0007]用于避免由于在反馈路径上具有大电容器而导致的潜在的不稳定性的传统技术在反馈路径上使用VCO的副本。该副本被设计成具有与实际的VCO等同的特性，但不使用该大电容器。副本减少了原本可由电容器所导致的电容器引发的不稳定性，但该副本可能引入噪声并且可能增加功耗。
[0008]美国专利7，436，229(“Sidiropoulos”)描述了一种频率合成电路，该电路包括锁相环和内插器电路。锁相环电路接收参考时钟和反馈时钟，并以基于参考时钟和反馈时钟的频率生成输出时钟。内插器电路耦合在锁相环电路的反馈路径中。内插器控制电路生成内插器控制字，该内插器控制字指定内插器电路的可变时间延迟。内插器电路接收输出时钟，并且通过根据内插器控制字在输出时钟中引入可变时间延迟来生成反馈时钟。该时间可变延迟改变输出电路的频率。
[0009]美国专利8，031，027 ("Park")描述了一种压控振荡器，该压控振荡器包括电压调节器和延迟单元。电压调节器独立地接收第一振荡控制信号和第二振荡控制信号以提供经调节的电压信号，该经调节的电压信号通过第一和第二振荡控制信号的组合的固定比来表示，并且该经调节的电压信号被反馈给电压调节器。延迟单元生成具有响应于该经调节的电压信号而变化的频率的输出信号。
[0010]美国专利8，217，690 ( “Hu”)描述了一种频率合成器，该频率合成器包括VCO群、相位比较器、以及环路滤波器。每个VCO包括变抗器和包括多个加权电容元件的电容器组，以及基于控制信号导通和关断的多个开关。Hu还描述了温度补偿，该温度补偿包括变抗器校正电势生成电路、用于电容器组的寄生电容的校正电势生成电路、可变增益放大器(其中基于电容器组的控制信号对校正电势生成电路的输出电势执行加权处理)、以及用于将变抗器的校正电势生成电路的输出电压和可变增益放大器的输出电压相加的加法器电路，并且VCO的变抗器由加法器电路的输出(校正电势)所控制。
[0011]美国专利公开号2011/0006819(“BaZes”)描述了一种处理器，该处理器包括接收来自电源调节的锁相环的数字时钟信号的数字处理电路系统。电源调节的锁相环可包括压控振荡器和电平恢复器，该压控振荡器可输出模拟信号，该电平恢复器可接收来自压控振荡器的模拟信号并可将该模拟输出转换成对应于压控振荡器的模拟输出的数字信号。电源调节的锁相环可接收具有处于可接受输入电压范围内的输入电压的模拟输入。电源调节的锁相环还可被配置成生成数字输出信号，使得可接受输入电压的范围包括比输出电压大和比输出电压小的电压值。
[0012]IEEE微波和无线组件通信(第22卷第6号，2012年6月，第324-327页，作者In-Chul Hwang)描述了一种针对L1/L5双频GPS RF接收机的宽带频率合成器，该频率合成器被设计成使用具有片上调节器的四级差分环形VCO来对由电源和温度造成的变化进行补偿。另外，提议了极点-零点可缩放环路滤波器，用于在保持阻尼因数对VCO增益的宽幅变化的同时调谐环路带宽。
[0013]载于IEEE固态电路期刊第44卷第8号、第2169 — 2181页的“Low-PowerSupply-Regulat1n Techniques for Ring Oscillators in phase locked loops (PLLs)Using a Split-Turned Architecture (用于使用拆分调谐架构的锁相环(PLL)中的环形振荡器的低功率电源调节技术)”描述了一种电源调节的PLL采用拆分调谐架构来分离电源一噪声拒斥性能和功耗之间的折衷。通过将调节器放置在低带宽粗调环路中，所提议的PLL架构允许对振荡器相位噪声进行抑制。调节器的电源一噪声拒斥和功率耗散可不受影响。
[0014]载于2005年VLSI电路研讨会的技术论文文摘第48 — 49页的“AnArea-Efficient PLL Architecture in 90-nm CMOS (90-nm CMOS 中的面积高效的 PLL 架构)”描述了一种面积高效的PLL设计。该PLL架构允许使用采样重置技术的基于电荷栗的PLL稳定滤波器网络和等同于典型波纹减小电容器的总环路电容器的实现。
[0015]载于IEEE固态电路期刊第42卷第8号、第1723 — 1751页的“A HighlyIntegrated Power Management IC for Advanced Mobile Applicat1ns (一种用于高级移动应用的高度集成功率管理IC) ”描述了一种高度集成功率管理IC(PMIC)，该PMIC实现了成本经济、薄的、紧凑的、且功率高效的移动设备。还讨论了低压差线性调节器(LDO)和开关模式DC-DC转换器的设计细节，包括用于LDO的频率补偿方法。
[0016]载于IEEE固态电路期刊第44卷第11号、2008年11月、第2901 — 2910页的 “A 1.25-5GHz Clock Generator With High-Bandwidth Supply-Reject1n Using aRegulated-Replica Regulator in 45-nm CMOS( 一种用于 45_nm CMOS 中的使用经调节的副本的调节器的具有高带宽电源一拒斥的1.25-5GHZ时钟生成器)”描述了一种用于在45-nm CMOS SOI技术中实现的高速芯片对芯片链接接收机的时钟生成器。藉由在调节环路中使用副本反馈的低压降电压调节器实现了对于供电电压噪声的低灵敏度，其中副本电阻由第二环路调节。
[0017]概述
[0018]公开了通过使用耦合到调节器的振荡抑制电路来避免在压控振荡器(VCO)中使用副本的电路和方法。振荡器抑制电路可包括“零点”，该“零点”偏移由与VCO并联的大电容引入的“极点”。振荡抑制电路可响应于提供给VCO的电流，以使得“零点”在变化的VCO工作条件下追踪“极点”。
[0019]在一特定实施例中，电路包括压控振荡器(VCO)、耦合到VCO的供电输入的调节器、以及耦合到调节器的输出的振荡抑制电路。振荡抑制电路的阻抗基于提供给VCO的电流的量而变化。
[0020]在另一特定实施例中，一种方法包括接收基于提供给压控振荡器(VCO)的电流的电压以及使用可变阻抗来抑制振荡。可变阻抗响应于调节器的输出处的控制提供给VCO的电流的电压。
[0021 ] 在另一特定实施例中，一种包括指令的非瞬态计算器可读介质，并且该指令在由处理器执行时致使该处理器控制以下操作:接收基于提供给压控振荡器(VCO)的电流的电压以及使用可变阻抗来抑制振荡，该可变阻抗响应于调节器的输出处的控制提供给VCO的电流的电压。
[0022]在另一特定实施例中，一种设备包括用于生成振荡信号的装置，用于调节该用于生成的装置的供电输入的装置，以及用于抑制振荡的装置。用于抑制振荡的装置耦合到用于调节的装置的输出。用于抑制振荡的装置的阻抗被配置成基于提供给用于生成的装置的电流的量而变化。
[0023]在另一特定实施例中，一种电路包括耦合到调节器的输出的振荡抑制电路，其中该振荡抑制电路具有第一电容器，该第一电容器具有耦合到该调节器的输出的第一端子并具有第二端子。第一晶体管具有栅极端、漏极端、以及源极端，其中该第一晶体管的漏极端耦合到第一电容器的第二端子，并且其中该第一晶体管的源极端耦合到供电节点，并且其中该第一晶体管的栅极端耦合到电流镜像电路的输出。电流镜像电路镜像复制提供给压控振荡器的供电电流。
[0024]公开的各实施例所提供的至少一个优点是压控振荡器(VCO)与无副本VCO相比具有降低的不稳定性，并且与使用副本VCO的电路相比具有减少的噪声和/或功耗。
[0025]本文所公开的电路系统和方法的其他方面、特征、实施例和改变将在阅读了整个申请后变得明了，整个申请包括下述章节:附图简述、详细描述以及权利要求。
[0026]附图简述
[0027]图1是包括振荡器和振荡抑制电路的电路的特定解说性实施例的框图；
[0028]图2是解说包括振荡器和振荡抑制电路的电路的另一特定实施例的示图；
[0029]图3是解说包括振荡器和振荡抑制电路的电路的另一特定实施例的示图；
[0030]图4是解说包括振荡器和振荡抑制电路的电路的另一特定实施例的示图；
[0031]图5是解说振荡抑制电路的特定实施例的不图；
[0032]图6是解说振荡抑制电路的另一特定实施例的不图；
[0033]图7是解说振荡抑制电路的另一特定实施例的不图；
[0034]图8是解说包括振荡器和振荡抑制电路的电路的另一特定实施例的示图；
[0035]图9是解说对VCO处的振荡进行抑制的方法的一个实施例的流程图；以及
[0036]图10是包括振荡器和振荡抑制电路的无线设备的框图。
[0037]详细描述
[0038]图1解说了包括用于调节VCO 106处的供电电压的调节器102的锁相环(PLL) 100振荡抑制电路104耦合到调节器102的输出以实质性地抑制或消除原本可能在调节器102的输出处出现的振荡。振荡抑制电路104在不使用副本VCO的情况下实现了调节器102的稳定工作。
[0039]PLL 100包括相位一频率检测器(PFD)和电荷栗120，PFD和电荷栗120被配置成接收具有参考频率(Fref)的参考信号118以及接收来自分频器124的PLL反馈信号126。