从锁存器406的输出(SwEnOH)分接的。另一方面，如果PhDetOut为高(当前时钟滞后于后时钟时)，选择多路复用器410的’1输入。当前时钟从低变为高时(一旦SwEn被断言为高)，SwEnOH从低变为高，相反，当前时钟从高变为低时，SwEnlL变换为高。(注意，metaflop 404、锁存器406以及锁存器408分别由低、高和低状态触发。这意味着，SwEn高断言将逐步地利用每一前时钟半周期变换，对这些设备起作用。)
[0025]如此，当前时钟领先于后时钟时，基于前时钟低到高变换，以及当前时钟滞后于后时钟时，基于前时钟高到低变换，AND门412将后时钟耦合到多路复用器218的后时钟输入。(注意，当SwEnOL变为高时，选择多路复用器218。如此，多路复用器稍微在后时钟被耦合到反馈线路之前实际切换。在此即便短暂的时期中，AND门212使ClkFbDiv维持为低，直到后时钟被SwEnOH或者SwEnlL接合。)图5A和5B中的虚线对应于当后时钟实际与反馈线路(ClkFbDiv)接合时的时间。可以看出，假信号不会发生，因为当线路从前时钟变换到后时钟时ClkFbDiv保持为低。切换产生了轻微的相位误差，但是，可保证仅限于1个周期。注意，在设置时间违规的情况下(前和后时钟在容限内对齐)，时钟切换可以在切换过程中切断时钟的一部分，但是，切断时间将收到相位检测器的设置时间的限制。
[0026]图6示出了用于使PLL和时钟分配电路上电以便使系统在宽回路模式下操作的过程。例如，此过程可以在控制逻辑214中实现，或由控制逻辑214监督。在某些实施例中，时钟分配电路的电压供应以及PLL的电压供应可以彼此去耦，以便它们可以独立地被上电和/或彼此独立启动。
[0027]在602，PLL以及分配电路两者都关闭。然后，PLL被激活，最后在604，在紧回路模式下锁定(绕过分配电路)。在PLL状态￠04)，可以使时钟分配电路104上电，通过多路复用器212向时钟分配电路104施加信号源208。一旦PLL被锁定(在紧回路中)，在多路复用器212，它被选为馈送给时钟分配电路，代替信号源208。在此状态(606)，在切换到PLL时钟之前，例程可以等待预设的时间量，例如，“X”时钟周期，可能通过例如熔丝设置。可另选地，可以使用指示PLL锁的“就绪”信号，以导致PLL时钟被馈送给分配电路。
[0028]从606到608的变换对应于当后时钟分配输出被切换到反馈路径时。最后，例程停留在状态608 (宽回路模式)用于稳态操作。
[0029]在前面的描述以及后面的权利要求中，下列术语应该解释为如下:可使用术语“耦合”和“连接”及其派生词。应当理解，这些术语并不旨在作为彼此的同义词。相反，在特定实施例中，可以使用“连接”来表示两个或更多元件彼此处于直接的物理和/或电接触的状态。“耦合”被用来指示两个或更多元件彼此协作或进行交互，但是，它们可以或可以不直接物理或电接触。
[0030]术语“PM0S晶体管”是指P型金属氧化物半导体场效应晶体管。同样，“NM0S晶体管”是指N型金属氧化物半导体场效应晶体管。应该理解，每当使用术语“M0S晶体管”、“NM0S晶体管”或“PM0S晶体管”时，除非另行明确指出或者由它们的使用明确指出，否则它们都以示例性方式使用。它们包含各种不同的M0S设备，包括带有不同的VT、材料类型、绝缘体厚度、门配置的设备，只举几个例子。此外，除非具体地称为M0S等等，术语“晶体管”可包括其他合适的晶体管类型，例如，结场效应晶体管、双极结式晶体管、金属-半导体FET、以及各种类型的三维晶体管、M0S、以及目前已知或还未开发的类型。
[0031]本发明不仅限于所描述的实施例，在所附权利要求书的精神和范围内，可以对本发明进行修改。例如，应该理解，本发明适用于与各种类型的半导体集成电路(“1C”)芯片一起使用。这些1C芯片的示例包括，但不仅限于处理器、控制器、芯片组组件、可编程逻辑阵列(PLA)、存储器芯片、网络芯片等等。
[0032]还应该理解，在某些附图中，信号导线是用线表示的。一些线可能较粗，以表示更多的组成信号路径，具有数字标号以表示组成信号路径的数目，和/或在一端或多端具有箭头以表示主要信息流向。然而，这不应当被解释成限制。相反，这些新增的细节可结合一个或多个示例性实施例使用以利于电路的更容易理解。任何表示的信号线，不管是否具有附加信息，可实际上包括沿多个方向行进并可用任何适宜类型的信号机制实现的一个或多个信号，所述信号方案例如是用差分线对、光纤线和/或单端线实现的数字或模拟线。应该理解，已给出示例尺寸/模型/值/范围，尽管本发明不仅限于此。随着制造技术(例如光刻法)随时间的成熟，可望能制造出更小尺寸的设备。另外，为了解说和说明的简单，与1C芯片公知的功率/接地连接和其它组件可在附图中示出也可不示出，并且这样做也是为了不使各实施例的某些方面变得晦涩。进一步地，可以以框图形式示出布局，以便避免使各本发明变得模糊，还鉴于相对于这样的框图布局的实现的细节高度依赖于将在其内实现本发明的平台这一事实，即，这样的细节应该在精通本技术的人员学识范围内。尽管阐述了具体细节(例如，电路)以便描述本发明的示例实施例，但是，对本领域技术人员显而易见的是，本发明可以在没有这些具体细节，或利用这些具体细节的变化来实施。说明书因此应当被视为解说性的而非限定性的。
【主权项】
1.一种设备，包括: PLL (锁相回路)电路，用于在PLL时钟输出处生成PLL时钟，所述PLL具有反馈路径输入； 时钟分配电路，所述时钟分配电路可切换地耦合到所述PLL时钟输出，以由所述PLL时钟生成后时钟；以及 切换电路，能够在所述PLL时钟以及所述后时钟之间动态地切换，以在所述PLL正在生成时钟输出时耦合到所述反馈路径输入。2.如权利要求1所述的设备，其中，所述切换电路用于在PLL上电之后在紧回路与宽回路模式之间自由地切换。3.如权利要求2所述的设备，其中，所述时钟分配电路可切换地耦合到时钟分配启动信号，其中在所述PLL上电时，所述启动信号初始耦合到所述时钟分配电路，之后所述PLL时钟输出耦合到所述时钟分配电路。4.如权利要求1所述的设备，其中，所述切换电路用于从所述PLL时钟切换到所述后时钟，而不会在所述反馈路径输入上生成状态变换假信号。5.如权利要求4所述的设备，其中，所述切换电路具有相位检测电路，以基于所述后时钟领先于还是滞后于所述PLL时钟，导致从PLL向后时钟变换。6.如权利要求5所述的设备，其中，如果所述PLL时钟领先于所述后时钟，则所述变换由PLL时钟的低-到-高变换而发生。7.如权利要求1所述的设备，其中，所述PLL以及时钟分配电路具有分开的电源。8.一种设备，包括: PLL ； 耦合到所述PLL的时钟分配负载；以及 控制逻辑，用于: (a)启动所述PLL，其中所述时钟分配负载从所述PLL去耦， (b)当所述PLL正在启动时，使所述时钟分配负载上电， (c)在所述PLL被锁定时，将所述时钟分配负载耦合到所述PLL，以及 (d)将所述PLL的反馈路径从前分配电路时钟(preelk)切换到后分配电路时钟(postelk)，而无需去激活所述PLL。9.如权利要求8所述的设备，其中，所述PLL以及时钟分配电路位于分开的芯片中。10.如权利要求8所述的设备，其中，通过动态切换电路来切换所述反馈路径。11.如权利要求10所述的设备，其中，所述动态切换电路包括用于在所述后时钟处于低状态时切换到所述后时钟的电路。12.如权利要求10所述的设备，其中，所述动态切换电路包括用于在从所述前时钟向所述后时钟的变换过程中将所述反馈路径维持在相同状态的电路。13.如权利要求8所述的设备，其中，所述时钟分配电路包括多个时钟缓冲器以提供多个时钟。14.如权利要求8所述的设备，其中，所述反馈路径包括反馈分频器电路。15.—种设备，包括: PLL (锁相回路)电路，用于生成PLL时钟，所述PLL具有反馈输入； 时钟分配电路，用于耦合到所述PLL时钟输出，以从所述PLL时钟生成后时钟；以及 切换电路，用于从所述PLL时钟动态地切换到所述后时钟，作为对所述反馈输入的输入。16.如权利要求15所述的设备，其中，所述切换电路在所述PLL被上电时选择所述PLL时钟，并且接下来在所述PLL以及时钟分配电路两者都上电时，选择所述后时钟，用于宽回路操作。17.如权利要求16所述的设备，其中，所述时钟分配电路可切换地耦合到时钟分配启动信号，其中在所述PLL上电时，所述启动信号初始耦合到所述时钟分配电路，之后所述PLL时钟输出耦合到所述时钟分配电路。18.如权利要求15所述的设备，其中，所述切换电路用于从所述PLL时钟切换到所述后时钟，而不会在所述反馈输入上生成状态变换假信号。19.如权利要求18所述的设备，其中，所述切换电路具有相位检测电路，以基于所述后时钟领先于还是滞后于所述PLL时钟，导致从PLL向后时钟的变换。20.—种方法，包括: 通过具有PLL以及要被所述PLL驱动的时钟负载的时钟系统，锁定所述PLL，无需时钟负载位于到所述PLL的反馈路径中；以及 将所述时钟负载切换到所述反馈路径中，无需解锁所述PLL。21.如权利要求20所述的方法，其中，锁定所述PLL包括最初使它上电，以便它以比当它被锁定并耦合到所述时钟负载时更高的频率启动。22.如权利要求20所述的方法，其中，将所述时钟负载切换到所述反馈路径包括控制多路复用器以从所述PLL的输出切换到所述时钟负载的输出。
【专利摘要】在某些实施例中，提供了紧回路模式，其中，在起始频率锁定阶段，可以绕过时钟分配电路的大部分，如果不是全部的话。
【IPC分类】H03K5/15
【公开号】CN105247788
【申请号】CN201380077018
【发明人】A·费尔德曼, N·库尔德, M·内登格尔德, V·格罗斯尼克尔, P·莫萨利坎特
【申请人】英特尔公司
【公开日】2016年1月13日
【申请日】2013年6月28日
【公告号】US20150214959, WO2014209365A1