一种具有迟滞功能的时间数字转换电路的制作方法
【技术领域】
[0001]本发明涉及一种时间数字转换电路。
【背景技术】
[0002]时间数字转换电路(TDC)是一种用于时间间隔测量的电路，可以将时间间隔转换为数字信号，进而为其他电路所用，或者用于控制其他电路。
[0003]延迟锁相环被广泛的应用于时钟树分布、频率综合以及多相时钟产生等电路中。由于延迟锁相环中VCDL(电压控制延迟线)的延迟范围有限，令其很难满足宽频率范围的工作要求。解决的方法之一是对VCDL进行分档，即针对不同的输入时钟频率，选择不同的VCDL，以此来满足宽频率工作范围的要求。
[0004]时间数字转换电路此时可以作为输入时钟频率的检测电路，在检测出输入时钟的频率范围后，选择VCDL的工作档位，使得延迟锁相环可以正常工作。
[0005]传统的时间数字转换电路如图1所示，假设输入时钟信号周期为T，频率为f，Delay单元的延迟时间为τ，如果输入时钟信号经过N_1个Delay单元延迟后，与原时钟信号进行逻辑相与，与门的输出有高电平存在，而经过N个Delay单元延迟后，与门的输出没有高电平存在，说明(N-1)* τ <Τ/2〈Ν* τ，则 1/(2*Ν* τ ) <f〈l/[2* (N_l) * τ ]，与门输出的高电平信号可被D Latches (锁存器)锁存，通过后续的信号处理，用于控制V⑶L的档位。电路具体时序如图2所示。
[0006]传统的时间数字转换电路具有以下两个缺点:
[0007]1.由于Latch单元以与门的输出高电平作为锁存时钟信号，一旦出现锁存，DLatches的输出无法根据输入时钟信号频率的变化而变化。即TDC对输入时钟频率的判断只有一次，要再次判断的话，可能需要对电路进行重新上电，或者复位。如果电路在使用过程中输入时钟频率发生了变化，则TDC无法对输入时钟进行准确检测，将导致整个延迟锁相环无法正常工作。
[0008]2、以高电平作为锁存时钟的方式抗干扰能力差，如果与门的输出出现毛刺，容易发生错误锁定，而且一旦锁定，需要重新上电或者复位才能解除锁定。
【发明内容】
[0009]本发明所要解决的主要技术问题是提供一种具有迟滞功能的时间数字转换电路，其输出可根据输入时钟频率的变化而变化。而且触发器的锁存发生在时钟下降沿时刻，提高了整体电路的抗干扰能力。时间数字转换电路在进行相位比较时，具有了迟滞功能，提高了整体电路输出信号的稳定性。
[0010]为了解决上述的技术问题，本发明提供了一种具有迟滞功能的时间数字转换电路，包括:
[0011]延迟模块，对输入时钟信号进行延迟；其包括第一延迟线DLY1和第二延迟线DLY2 ;所述第一延迟线中每个延迟模块的延迟时间τ i长于第二延迟线中每个延迟模块的延迟时间τ2;
[0012]以及一编码模块，包含一与门链、触发器以及迟滞链；所述输入时钟信号和经过第一延迟线DLY1延迟后的时钟信号经过与门相与，若所述与门输出高电平信号，则触发器锁存该高电平信号；同时，所述迟滞链将时钟信号的延迟时间由^替换为τ 2。
[0013]在一较佳实施例中:所述输入时钟信号在每个下降沿与经过第一延迟线DLY1延迟后的时钟信号相与。
[0014]在一较佳实施例中:所述迟滞链中包括与延迟模块——对应的迟滞模块。
[0015]在一较佳实施例中:所述触发器的输出端输出低电平时，所述迟滞模块输出经过第一延迟线DLY1延迟后的时钟信号；所述触发器的输出端输出高电平时，所述迟滞模块输出经过第二延迟线DLY2延迟后的时钟信号。
[0016]在一较佳实施例中:所述迟滞模块包括三个或非门；其中第一或非门、第二或非门的输出端分别输入第三或非门的输入端。
[0017]在一较佳实施例中:所述触发器的输出端输入所述第一或非门与经过第一延迟线DLY1延迟后的时钟信号相或后再反向输出。
[0018]在一较佳实施例中:所述触发器的输出端反向后输入所述第二或非门与经过第二延迟线DLY2延迟后的时钟信号相或后再反向输出。
[0019]在一较佳实施例中:所述第三或非门的输出端与输入时钟信号经过与门相与。
[0020]相较于现有技术，本发明具有以下有益效果:
[0021]1.本发明提供的一种具有迟滞功能的时间数字转换电路，使用了触发器作为编码模块，相较于锁存器，触发器在输入时钟信号的每个下降沿进行锁存。一旦输入信号的周期发生变化，触发器的输出同样发生变化。因此达到了时间数字转换电路的输出可根据输入时钟频率的变化而变化、并且提高了整体电路的抗干扰能力。
[0022]2.本发明提供的一种具有迟滞功能的时间数字转换电路，具有第一延迟线DLY1和第二延迟线DLY2 ;且第一延迟线中每个延迟模块的延迟时间τ 于第二延迟线中每个延迟模块的延迟时间τ2。如果输入时钟信号经过Ν个第一延迟线DLY1中的延迟模块后，总延迟时间为Ν*τι，若Ν*τι=Τ/2，Τ为输入时钟信号的周期。这样延迟后的时钟信号的上升沿与输入时钟信号的下降沿重合，由于实际时钟存在抖动，这样在第Ν个与门的输出可能存在高电平，也可能不存在高电平。这样会引起VCDL的档位一直在变化，造成延迟锁相环出现不稳定的工作状态。由于第一延迟线中每个延迟模块的延迟时间^长于第二延迟线中每个延迟模块的延迟时间τ2，因此时钟信号的延迟时间由τι替换为τ 2后就可以有效避开这个临界状态。
【附图说明】
[0023]图1为现有技术中时间数字转换电路；
[0024]图2为现有技术中时间数字转换电路的时序图；
[0025]图3为本发明优选实施例中具有迟滞功能的时间数字转换电路图；
[0026]图4为本发明优选实施例中具有迟滞功能的时间数字转换电路的时序图。
【具体实施方式】
[0027]下文结合附图和具体实施例对本发明做进一步说明。
[0028]参考图3，一种具有迟滞功能的时间数字转换电路，包括:
[0029]延迟模块，对输入时钟信号进行延迟；其包括第一延迟线DLY1和第二延迟线DLY2 ;所述第一延迟线中每个延迟模块的延迟时间τ i长于第二延迟线中每个延迟模块的延迟时间τ2;
[0030]以及一编码模块，包含一与门链、触发器Flip Flop链以及迟滞链；