电流限制电平调整电路的制作方法
【技术领域】
[0001]本发明涉及一种电平调整电路，且特别是一种具有多个输出端的电流限制电平调整电路。
【背景技术】
[0002]请参照图1，图1是传统的电平调整电路的电路图。传统的电平调整电路1具有第一 PM0S晶体管、第二 PM0S晶体管、第三PM0S晶体管、第四PM0S晶体管、第一 NM0S晶体管与第二 NM0S晶体管，传统的电平调整电路1将来自第一输入端IN1与第二输入端IN2的信号转换成输出端0ut2和输出端Outl的信号。在图1中输出端Outl连接至CMOS反向器110的输入端，CMOS反向器110作为第二级电路，且CMOS反向器110的输出端是第二级输出端OutS，所述第二级输出端OutS则产生反向于输出端Outl的信号。
[0003]然而，传统的电平调整电路1在转态时所造成的大电流往往使电路的消耗功率增力口。而且，传统的电平调整电路1只具有单一的一对输出端0ut2与Outl，只能提供单一一种输出信号，其应用范围相当受限。因此，传统的电平调整电路1仍具有改进的空间。
【发明内容】
[0004]本发明实施例提供一种电流限制电平调整电路，提供一对输入端与三对输出端的电平电压调整信号。
[0005]本发明实施例提供一种电流限制电平调整电路，包括第一 PM0S晶体管、第二 PM0S晶体管、第三PM0S晶体管、第四PM0S晶体管、第一限流单元、第二限流单元、第一 NM0S晶体管与第二 NM0S晶体管。第一 PM0S晶体管的源极连接至第一电平电压，第一 PM0S晶体管的漏极连接至第一输出端。第二 PM0S晶体管的源极连接至第一电平电压，第二 PM0S晶体管的漏极连接至第二输出端，其中第一输出端与第二输出端彼此成对。第三PM0S晶体管的源极连接至第一 PM0S晶体管的漏极，第三PM0S晶体管的漏极连接至第三输出端。第四PM0S晶体管的源极连接至第二PM0S晶体管的漏极，第四PM0S晶体管的漏极连接至第四输出端，其中第三输出端与第四输出端彼此成对。第一限流单元的第一端连接至第三PM0S晶体管的漏极。第二限流单元的第一端连接至第四PM0S晶体管的漏极。第一 NM0S晶体管的源极连接至第二电平电压，第一 NM0S晶体管的栅极连接至第一输入端，第一NM0S晶体管的漏极连接至第五输出端与第一限流单元的第二端。第二 NM0S晶体管的源极连接至第二电平电压，第二 NM0S晶体管的栅极连接至第二输入端，第二 NM0S晶体管的漏极连接至第六输出端与第二限流单元的第二端,其中第五输出端与第六输出端彼此成对。其中，第一 PM0S晶体管的栅极与第二 PM0S晶体管的栅极分别连接至彼此成对的第四输出端与第三输出端或彼此成对的第六输出端与第五输出端，第三PM0S晶体管的栅极与第四PM0S晶体管的栅极分别连接至彼此成对的第三输出端与第四输出端或彼此成对的第五输出端与第六输出端。其中，彼此成对的第一输出端与第二输出端、彼此成对的第三输出端与第四输出端，以及彼此成对的第五输出端与第六输出端用以选择性地连接至第二级电路。
[0006]综上所述，本发明实施例提供一种电流限制电平调整电路，其第一限流单元连接于第三输出端与第五输出端之间，第二限流单元连接于第四输出端与第六输出端之间，可提供转态时的电流限制。另外，多组或多个输出端可提供第二级电路的多个输入选择。
[0007]为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，但是此等说明与所附图式仅是用来说明本发明，而非对本发明的权利要求范围作任何的限制。
【附图说明】
[0008]图1是传统的电平调整电路的电路图。
[0009]图2是本发明实施例提供的电流限制电平调整电路的电路图。
[0010]图3A是本发明实施例提供的电流限制电平调整电路的电路图。
[0011]图3B是本发明另一实施例提供的电流限制电平调整电路的电路图。
[0012]图3C是本发明另一实施例提供的电流限制电平调整电路的电路图。
[0013]图3D是本发明另一实施例提供的电流限制电平调整电路的电路图。
[0014]图4A、图4B与图4C是本发明实施例提供的限流单元的示意图。
[0015]图5A是图3A的电流限制电平调整电路与第二级电路的电路图。
[0016]图5B是图5A的电流限制电平调整电路与图1的传统的电平调整电路的波形图。
[0017]图6是本发明实施例提供的电流限制电平调整电路与第二级电路的连接关系的示意图。
[0018]图7是本发明另一实施例提供的电流限制电平调整电路与第二级电路的连接关系的不意图。
[0019]图8A是图1的传统的电平调整电路的输出端在转态时的波形图。
[0020]图8B是图7的电流限制电平调整电路的输出端在转态时的波形图。
[0021]【符号说明】
[0022]100:电平调整电路
[0023]110:CM0S 反向器
[0024]OutS:第二级输出端
[0025]Outl、0ut2:输入端
[0026]ILS:电流
[0027]2:电流限制电平调整电路
[0028]VDD:第一电平电压
[0029]VSS:第二电平电压
[0030]P1:第一 PM0S 晶体管
[0031]P2:第二 PM0S 晶体管
[0032]P3:第三PM0S晶体管
[0033]P4:第四PM0S晶体管
[0034]N1:第一 NM0S 晶体管
[0035]N2:第二 NM0S 晶体管
[0036]21:第一限流单元
[0037]22:第二限流单元
[0038]IN1:第一输入端
[0039]IN2:第二输入端
[0040]OutAB:第一输出端
[0041]OutA:第二输出端
[0042]OutBB:第三输出端
[0043]OutB:第四输出端
[0044]OutCB:第五输出端
[0045]OutC:第六输出端
[0046]3、4:第二级电路
[0047]INS1、INS2、INS3、INS4:第二级输入端
[0048]Cl、C2、C3、C4、C5:波形
[0049]31:PM0S 晶体管
[0050]32:NM0S 晶体管
[0051]VTH:临界电压
[0052]VBP、VBN:限流控制信号
[0053]VIN:电压
【具体实施方式】
[0054]〔电流限制电平调整电路的实施例〕
[0055]本发明实施例提供的电流限制电平调整电路，可限制转态时的电流，以减少功率消耗，且也可提供一对输入端与三对输出端的电平电压调整信号。为了帮助说明，请参照图2，图2是本发明实施例提供的电流限制电平调整电路的电路图。然而，本发明的电流限制电平调整电路，并不限于图2的电路，电流限制电平调整电路的其他实施方式将于后续的图3B、图3C、图3D与图6进一步说明。
[0056]电流限制电平调整电路2包括第一 PM0S晶体管P1、第二 PM0S晶体管P2、第三PM0S晶体管P3、第四PM0S晶体管P4、第一限流单元21、第二限流单元22、第一 NM0S晶体管N1与第二 NM0S晶体管N2。电流限制电平调整电路2具有两个输入端，分别为第一输入端IN1与第二输入端IN2。第一输入端IN1用以输入第一输入信号，第二输入端IN2用以输入第二输入信号，所述第二输入信号是第一输入信号的反向信号。电流限制电平调整电路2具有三对输出端，以提供位于第一电平电压VDD附近的高电压(High)，以及提供位于第二电平电压VSS附近的低电压(Low)。电流限制电平调整电路2的输出端分别为彼此成对的第一输出端OutAB与第二输出端OutA、彼此成对的第三输出端OutBB与第四输出端OutB，以及彼此成对的第五输出端OutCB与第六输出端OutC。就输入信号的电压值而言，第一输入信号与第二输入信号均具有两个电平电压，分别是第三电平电压VIN与第二电平电压VSS，其中第三电平电压值(VIN)小于第一电平电压值(VDD)，第二电平电压值(VSS)小于第三电平电压值(VIN)。
[0057]第一 PM0S晶体管P1的源极(