具有接合在一起的模块晶粒区域的单石集成电路晶粒的制作方法
【技术领域】
[0001]以下说明关于集成电路装置(1C)。更特别的是，以下说明是关于一种用于集成电路的单石集成电路晶粒，其具有接合在一起的模块晶粒区域。
【背景技术】
[0002]集成电路随着时间过去已变得越来越密集，也就是说，已有更多的逻辑特色实行于在一个给定尺寸的1C中。因此，电力消耗已变得一个越来越重要的议题，包括在晶圆级测试中的电力消耗。因此，其希望能提供具有更适合用于晶圆级测试的功率消耗的1C。
【发明内容】
[0003]—种设备通常关于一个单石集成电路晶粒。在此设备中，该单石集成电路晶粒具有多个模块晶粒区域。该模块晶粒区域分别具有多个电力分配网络，用于独立地对每一个该模块晶粒区域进行供电。该模块晶粒区域的每一个邻近对与各自的多个金属线路接合在一起。
[0004]—种方法通常关于一个单石集成电路晶粒。在此方法中，一个获得的单石集成电路晶粒具有一个第一晶粒区域及一个第二晶粒区域。该第一晶粒区域具有一个第一电力分配网络，且该第二晶粒区域具有一个第二电力分配网络。该第一电力分配网络与该第二电力分配网络相隔开，以便该第一晶粒区域和该第二晶粒区域是独立地操作。该第一晶粒区域与该第二晶粒区域是通过第一多个金属线路和第二多个金属线路而彼此互连。该第一多个金属线路和该第二多个金属线路耦合至第一多个选择电路和第二多个选择电路。该第一晶粒区域用该第一电力分配网络来进行供电，同时使得该第二晶粒区域的该第二电力分配网络进行断电。该第一晶粒区域设定于一个循环返回模式。当处在该循环返回模式时，对该第一晶粒区域进行测试。
[0005]另一种设备通常关于一个单石集成电路晶粒。在此设备中，该单石集成电路晶粒具有一个第一晶粒区域和一个第二晶粒区域。该第一晶粒区域具有一个第一电力分配网络，且该第二晶粒区域具有一个第二电力分配网络。该第一电力分配网络与该第二电力分配网络相隔开，以便该第一晶粒区域和该第二晶粒区域是独立地操作。该第一晶粒区域与该第二晶粒区域是通过第一多个金属线路和第二多个金属线路而彼此互连。该第一多个金属线路和该第二多个金属线路耦合至第一多个选择电路和第二多个选择电路。该第一晶粒区域具有一个瑕疵部分。该第二晶粒区域用于提供该单石集成电路晶粒作为一个功能性晶粒，而该瑕疵部分与该第二晶粒区域相隔离。
【附图说明】
[0006]随附图式显示范例性设备及/或方法。然而，该随附图式不应被拿来限制本发明权利要求书的范畴，而其仅作为解释和理解之用。
[0007]图1为一个简化方块图，其描述一个范例性直向现场可程序规划闸极数组(“FPGA”)架构。
[0008]图2为一个俯视图的方块图，其描述一个具有晶粒区域的范例性单石集成电路晶粒(简称“晶粒”)。
[0009]图3为一个横截面视图的方块图，其描述一个单石集成电路晶粒(简称“晶粒”)的范例性部分，该晶粒可为图2的晶粒。
[0010]图4为一个俯视图的方块图，其描述一个具有多个晶粒区域的先前晶圆的范例性部分。
[0011]图5为一个俯视图的方块图，其描述一个具有多个晶粒区域(例如，图2的晶粒区域)的晶圆的范例性部分。
[0012]图6为一个方块图，其描述一个范例性层堆栈，诸如图2的晶粒区域。
[0013]图7为一个方块图，其描述一个图2的范例性晶粒，其具有三个不同尺寸的晶粒区域。
[0014]图8为一个流程图，其描述一个范例性晶圆级测试流程。
[0015]图9为一个流程图，其描述一个范例性芯片级测试流程。
【具体实施方式】
[0016]在下述说明中，多个特定细节被阐述以对本发明的特定范例提供更详尽叙述。然而，该项领域中的技术人士应了解:一个或多个范例及/或此等范例中的变化例可在没有于下文给出所有该特定细节的情况下来实现。在其它实例中，并未详细描述众所周知的特征，以便不对本发明范例的说明发生混淆。为方便说明，相同的数字编号是被使用在不同图式中以指称相同的项目；然而，在替代性范例中，该项目可以有所不同。
[0017]在说明在许多图形中所例示地描绘的范例之前，提供一个通常介绍以作进一步了解。
[0018]单石集成电路晶粒的形成可因所使用的微影制程的最大场尺寸而有所限制。进一步言之，即使单石集成电路晶粒是超过此最大场尺寸而形成，该单石集成电路晶粒以一晶圆级来测试可消耗太多电力。然而，单石集成电路晶粒比起功能上相同的堆栈晶粒或堆栈中介层晶粒可具有效能的优点。
[0019]鉴于以上通常理解，用于具有模块晶粒区域的单石集成电路晶粒的各种组态一般如下说明。此单石集成电路晶粒具有各自供电的模块晶粒区域，其可彼此隔离。进一步言之，单石集成电路晶粒可操作在一个循环返回模式或是一个互连晶粒区域模式(“接合模式”)。
[0020]因为一个或多个上述所说明的范例在此是使用一个特别类型的集成电路来说明，所以此集成电路的详细说明会在以下提供。然而，应了解的是，其他类型的集成电路可从在此所说明的一个或多个技术中获得利益。
[0021]可程序规划逻辑组件(PLD)是一种众所周知类型的集成电路，其可经程序规划以执行特定的逻辑功能。现场可程序规划闸极数组(FPGA)的一种类型的可程序规划逻辑组件通常包含一可程序规划瓦片数组。该可程序规划瓦片可包含例如输入/输出方块(Ι0Β)、可组态逻辑方块(CLB)、专用随机存取内存方块(BRAM)、倍增器、数字信号处理方块(DSP)、处理器、频率管理器、延迟锁定回路(DLL)等。如本文中所使用，“包含”意谓在没有限制下的包括。
[0022]各个可程序规划瓦片典型包含可程序规划互连件及可程序规划逻辑两者。该可程序规划互连件典型包含具有不同长度的大量的互联机路，其等是通过多个可程序规划互连点(PIP)进行互连。该可程序规划逻辑是使用多个可程序规划组件(其可包含例如函数产生器、缓存器、算术逻辑等等)来实施一用户设计的逻辑。
[0023]该可程序规划互连件及该可程序规划逻辑典型是通过将一组态数据串流加载内部组态内存单元中以进行程序规划，其中该内部组态内存单元是定义如何组态该可程序规划组件。该组态数据是可读取自内存(例如从一外部可程序规划只读存储器)，或通过一外部装置以被写入该现场可程序规划闸极数组。各别内存单元的一总集状态是决定该现场可程序规划闸极数组的功能。
[0024]另一类型的可程序规划逻辑组件为复杂可程序规划逻辑组件或CPLD。该复杂可程序规划逻辑组件包含通过一互连交换器矩阵以连接在一起且连接至输入/输出(I/o)资源的两个或更多“功能方块”。该复杂可程序规划逻辑组件的各个功能方块包含类似于可程序规划逻辑数组(PLA)及可程序规划数组逻辑(PAL)组件中所使用到的一两阶及/或(AND/OR)结构。在该复杂可程序规划逻辑组件中，组态数据典型是以芯片上方式而被储存在非挥发性内存中。在一些复杂可程序规划逻辑组件中，组态数据是被以芯片上方式而被储存在非挥发性内存中，接着被下载至挥发性内存以作为一初始组态(程序规划)顺序的一部分。
[0025]对于所有该可程序规划逻辑组件(PLD)来说，该组件的功能性是可通过用于控制目的而予以提供的数据位进行控制。该数据位是能被储存在挥发性内存(例如:静态内存单元，如在现场可程序规划闸极数组及一些复杂可程序规划逻辑组件中)、非挥发性内存(例如:闪存，如在一些复杂可程序规划逻辑组件中)、或其它类型的内存单元中。
[0026]其它可程序规划逻辑组件是通过应用诸如一金属层的一处理层以进行程序规划，该处理层是可程序规划地使该组件上的各种组件互连。该可程序规划逻辑组件已知为屏蔽可程序规划组件。该可程序规划逻辑组件是能以其它方式来实施，例如使用熔丝或反熔丝技术。该术语“可程序规划逻辑组件”包含但不限于这些示范性组件，而且涵盖仅部分可程序规划的组件。举例来说，一种类型的可程序规划逻辑组件包含一经硬件编码晶体管逻辑和一可程序规划交换器结构(用以可程序规划的方式互连该经硬件编码晶体管逻辑)的一组合。
[0027]如上文所注记，先进现场可程序规划闸极数组是能包含数种不同类型的可程序规划逻辑方块。举例来说:图1所例示一现场可程序规划闸极数组架构100包含许多个不同的可程序规划瓦片，其包含多个千兆位收发器(MGT) 101、可组态逻辑方块(CLB)102、随机存取内存方块(BRAM) 103、输入/输出方块(Ι0Β) 104、组态及计时逻辑(CONFIG/CLOCK) 105、数字信号处理方块(DSP) 106、专用输入/输出方块(I/O) 107 (例如:组态端口及频率端口 )，和其它可程序规划逻辑108，诸如数字频率管理器、模拟至数字转换器、系统监视逻辑等等。一些现场可程序规划闸极数组也包含专用处理器方块(PR0C) 110。
[0028]在一些现场可程序规划闸极数组中，各个可程序规划瓦片包含可程序规划互连组件(INT) 111，其具有来回在各个邻近瓦片中的一对应互连组件的标准化连接。因此，使该可程序规划互连组件一起实施用于所例示现场可程序规划闸极数组的可程序规划互连结构。该可程序规划互连组件(INT) 111也包含来回在相同瓦片内的可程序规划逻辑组件的连接，如由所包含在图1的上部处的实例来显示。
[0029]举例来说:一可组态逻辑方块102可包含一可组态逻辑组件(CLE) 112 (其可经程序规划以实施用户逻辑)加上单一可程序规划互连组件(INT)lll。除了一个或更多可程序规划互连组件，该随机存取内存方块103也可包含一随机存取内存方块逻辑组件(BRL) 113。典型地，在一瓦片中所包含互连组件的数目是取决于该瓦片的高度。在所绘示实施例中，随机存取内存方块瓦片具有等同于五个可组态逻辑方块的相同高度，但其它数目也能予以使用(例如:四个)。除了适当数目的可程序规划互连组件，一数字信号处理方块瓦片106也可包含一数字信号处理方块逻辑组件(DSPL)114。除了该可程序规划互连组件(INT)lll的一个实例，一输入/输出方块104可包含例如一输入/输出逻辑组件(10L)115的两个实例。该项领域中的技术人员将容易了解到:例如被连接到输入/输出方块逻辑组件115的实际输入/输出方块衬垫典型是不被局限到该输入/输出逻辑组件115的区域。
[0030]在所绘示实施例中，接近该晶粒(图1中所示)中心的水平区域被使用于组态、频率及其它控制逻辑。从该水平区域延伸的垂直行109被用来于跨越于该现场可程序规划闸极数组的广度来分配该频率及组态信号。
[0031]利用图1中所例示架构的一些现场可程序规划闸极数组包含额外逻辑方块，以扰乱用以构成该现场可程序规划闸极数组的一绝大部分的规则柱状结构。该额外逻辑方块可为多个可程序规划方块及/或专用逻辑。举例来说:处理器方块110是跨距数行的可组态逻辑方块及随机存取内存方块。
[0032]注意到:图1为倾向仅例示一示范性的现场可程序规划闸极数组架构。例如:在一列中的逻辑方块数目、多列的相对宽度、多列的数目及次序、在该列中所包含的逻辑方块类型、该逻辑方块的相对大小、并且于图1的上部处所包含的互连件/逻辑实施方式是纯粹示范性的。例如:在一实际的现场可程序规划闸极数组中，超过一个邻近例的可组态逻辑方块典型地是予以包含而不论该可组态逻辑方块的出现，以促