零静态功耗上下电复位信号产生电路和上下电复位芯片的制作方法
【技术领域】
[0001] 本发明设及集成电路设计的模拟电路技术领域，尤其设及一种零静态功耗上下电 复位信号产生电路及上下电复位忍片。
【背景技术】
[0002] 现有复位电路（POR) -般是通过检测电路值etector)循环检测电源状态，首先启 动基准电路度andgap)提供参考电压化ef，然后将RC通路（如图1所示的电阻RU电阻R2 和电容C)打开，直至电阻R2的分压值达到基准电压化ef时，比较器（CM巧输出翻转，即改 变复位信号状态。
[0003] 然而，现有复位电路一般在检测电源VDD达到安全工作电压后，基准电路和比较 器电路正常工作，W维持输出复位信号状态，因而会产生直流功耗；另外，由于兼容CMOS工 艺的带隙电压基准电路的输出一般固定在1.2V附近，故需要较高V孤值保证基准电路的正 常工作。
【发明内容】
[0004] 为了解决上述问题，本发明提供了一种零静态功耗上下电复位信号产生电路，其WMOS管（包括PMOS管和NMOS管）的阀值电压（或称开启电压）作为内部电路的转换阔 值，运样能够在较低电压下工作；并且通过采用自检侧反馈通路控制机制，在复位生效后断 开直流通路，W至不消耗直流电流，从而满足低压低功耗系统的应用。
[0005] 依据本发明的一方面，本发明提供一种零静态功耗上下电复位信号产生电路，其 包括一复位使能控制模块、一电容放电控制模块、一上下电复位控制模块W及一输出锁存 模块；所述复位使能控制模块与所述上下电复位控制模块电连接，用W提供使能控制信号 给所述上下电复位控制模块；所述电容放电控制模块与所述上下电复位控制模块电连接， 用W对所述上下电复位控制模块中的节点电容进行充放电控制；所述上下电复位控制模块 用W在上电过程中和下电过程中分别进行上电复位控制、下电复位控制W及零静态功耗控 审IJ;所述输出锁存模块与所述上下电复位控制模块电连接，用W将所述上下电复位控制模 块的输出信号缓存锁存后作为上下电复位信号产生电路的输出。
[0006] 在本发明一实施例中，所述复位使能控制模块包括：一第一PMOS管、一第六NMOS 管、一第屯NMOS管、一第六反相器、一第六电容和一第一电阻；所述第一PMOS管的源极接电 源，所述第一PMOS管的漏极分别电连接至所述第六反相器的输入端和所述第六NMOS管的 漏极，所述第一PMOS管的栅极电连接至所述第一电阻的一端；所述第六NMOS管的源极分别 电连接至所述第六电容的下极板、所述第屯NMOS管的漏极和所述第屯NMOS管的栅极；所述 第六电容的上极板电连接至电源；所述第六NMOS管的栅极和所述第屯NMOS管的源极分别 接地；所述第六反相器的输出端电连接至所述上下电复位控制模块；所述第一电阻的另一 端接地。
[0007] 在本发明一实施例中，所述电容放电控制模块包括：一第二电阻、一第五NMOS管、 一第五电容、一第二PMOS管、一第四NMOS管和一第八NMOS管；所述第二电阻的一端电连 接至电源，所述第二电阻的另一端电连接分别电连接至所述第五NMOS管的漏极、所述第五 NMOS管的栅极、所述第二PMOS管的栅极、第四NMOS管的栅极和所述第八NMOS管的漏极； 所述第五NMOS管的源极分别电连接至所述第二PMOS管的源极和所述第五电容的上极板， 所述第五NMOS管的栅极分别电连接至所述第八NMOS管的漏极、所述第五NMOS管的漏极、 所述第二PMOS管的栅极和所述第四NMOS管的栅极；所述第五电容的下极板接地；所述第 二PMOS管的漏极分别电连接至所述上下电复位控制模块、所述第八NMOS管的栅极和所述 第四NMOS管的漏极，所述第二PMOS管的栅极分别电连接至所述第四NMOS管的栅极和所述 第八NMOS管的漏极；所述第四NMOS管的漏极分别电连接至所述上下电复位控制模块和所 述第八NMOS管的栅极，所述第四NMOS管的栅极电连接至所述第八NMOS管的漏极，所述第 四NMOS管的源极接地；所述第五电容的下极板接地；所述第八NMOS管的栅极电连接至所 述上下电复位控制模块，所述第八NMOS管的源极接地。
[000引在本发明一实施例中，所述上下电复位控制模块包括：一第零PMOS管、一第零电 阻、一第零电容、一第零NMOS管、一第一电容、一第一NMOS管、一第一反相器、一第一RS触 发器、一第零或口、一第零与非口、一第五反相器、一第二缓冲器、一第二反相器、一第=反 相器、一第=NMOS管、一第=电容、一第二电容、一第二NMOS管、一第四电容、一第四反相器 和一第零反相器；所述第零PMOS管的源极电连接至电源，所述第零PMOS管的栅极分别电连 接至所述复位使能控制模块的第一PMOS管的栅极和所述第一电阻的一端，所述第零PMOS 管的漏极分别电连接至所述第零电阻的一端、所述第零电容的上极板和所述第零反相器的 输入端；所述第零电容的上极板分别电连接至所述第零电阻的一端和所述第零反相器的输 入端，所述第零电容的下极板接地；所述第零电阻的另一端电连接至所述第零NMOS管的漏 极；所述第零NMOS管的栅极分别电连接至所述第一电容的下极板、所述第一反相器的输出 端和所述第一NMOS管的漏极，所述第零NMOS管的源极接地；所述第一电容的上极板电连接 至电源；所述第一NMOS管的源极接地，所述第一NMOS管的栅极分别电连接至所述第一反相 器的输入端和所述第一RS触发器的输出端；所述第一反相器的输出端电连接至所述第一 电容的下极板，所述第一反相器的输入端电连接至所述第一RS触发器的输出端；所述第一 RS触发器的S端电连接至所述第零或口的输出端，所述第一RS触发器的R端分别电连接 至所述第二NMOS管的栅极、所述第四电容的上极板和所述第四反相器的输出端；所述第零 或口的第一输入端电连接至所述复位使能控制模块的第六反相器的输出端，所述第零或口 的第二输入端分别电连接至所述输出锁存模块和所述第零与非口的输出端；所述第零与非 口的第一输入端电连接至所述第二缓冲器的输出端，所述第零与非口的第二输入端电连接 至所述第五反相器的输出端；所述第二缓冲器的输入端分别电连接至所述第=NMOS管的 漏极、所述第=电容的上极板、所述第=反相器的输入端和所述第二反相器的输出端；所述 第SNMOS管的栅极电连接至所述电容放电控制模块的第四NMOS管的漏极，所述第SNMOS 管的源极接地；所述第=电容的下极板接地；所述第=反相器的输出端分别电连接至所述 第二反相器的输入端、所述第五反相器的输入端、所述第二NMOS管的漏极和所述第二电容 的下极板；所述第二反相器的输入端分别电连接至所述第五反相器的输入端、所述第二电 容的下极板和所述第二NMOS管的漏极；所述第五反相器的输入端分别电连接至所述第二 电容的下极板和所述第二NMOS管的漏极；所述第二电容的上极板电连接至电源，所述第二 电容的下极板电连接至所述第二NMOS管的漏极；所述第二NMOS管的源极接地，所述第二NMOS管的栅极分别电连接至所述第四电容的上极板和所述第四反相器的输出端；所述第 四电容的下极板接地；所述第四反相器的输入端分别电连接至所述第零反相器的输出端和 所述输出锁存模块；所述第零反相器的输入端电连接至所述第零电阻的一端。
[0009] 在本发明一实施例中，所述输出锁存模块包括：一第零缓冲器、一第屯反相器、一 第零RS触发器和一第一缓冲器；所述第零缓冲器的输入端分别电连接至所述上下电复位 控制模块的第四反相器的输入端和所述第零反相器的输出端，所述第零缓冲器的输出端电 连接至所述第零RS触发器的R端；所述第屯反相器的输入端分别电连接至所述第零与非 口的输出端和所述第零或口的第二输入端，所述第屯反相器的输出端电连接至所述第零RS 触发器的S端；所述第零RS触发器的输出端电连接至所述第一缓冲器的输入端；所述第一 缓冲器的输出端电连接所述上下电复位信号产生电路的输出。
[0010] 在本发明一实施例中，当上电时，所述电源电压升至相应阔值后，所述第一PMOS 管的漏极和所述第六NMOS管的漏极的公共连接点电压置高，第=NMOS管的栅极电压拉低， 所述第一电容的下极板和所述第二电容的下极板电压随所述电源电压升高，且当所述电源 电压大于PMOS管阔值电压和NMOS管阔值电压的最大值时，所述第零PMOS管对所述第零电 容充电，所述第零电容的上极板电压升高，所述第零反相器的输出端电压置低，所述第四反 相器的输出端电压置高而对第四电容充电，同时所述第二反相器的输入端电压置低；接着， 所述第二反相器的输出端电压置高而对所述第=电容充电，同时所述与非口的输出端电压 置低，且所述第屯反相器的输出端电压置高，所述第零RS触发器的S端电压置高W使得所 述上下电复位信号产生电路的输出随着所述电源电压升高而升高，与此同时，所述或口的 输出端电压置低，所述第一RS触发器的S端电压置低而使得所述第一反相器的输入端电压 置高，进而使得所述