同步4位二进制加减可控计数器的制造方法
【技术领域】
[0001] 本发明涉及量子信息技术领域的同步加减可控计数器，具体地，涉及一种同步4位 二进制加减可控计数器。
【背景技术】
[0002] 计数器是电路系统中最基本的器件之一，不仅可用于对时钟脉冲个数进行计数， 还可用作定时、分频、产生节拍脉冲以及其他时序信号。然而传统的计数器采用经典逻辑门 构造，计算时存在信息位的丢失，功耗较大，产生的能耗限制了芯片的性能和计算速度。
[0003] R.Landaner提出在不可逆逻辑计算中，每位信息的丢失，产生kTln2焦耳的热量， 其中k为波尔兹曼常量，T为执行操作时的环境温度。因此，如何可以从根本上解决传统逻辑 电路的能耗问题实现同步4位二进制加减可控计数成为一种亟需解决的问题。
【发明内容】
[0004] 本发明的目的是提供一种同步4位二进制加减可控计数器，该同步4位二进制加减 可控计数器克服了现有技术中传统逻辑电路的能耗问题，实现了低能耗的同步4位二进制 加减可控。
[0005]为了实现上述目的，本发明提供了一种同步4位二进制加减可控计数器，该同步4 位二进制加减可控计数器包括：
[0006] 第一可逆T触发器、第二可逆T触发器、第三可逆T触发器、第四可逆T触发器、FG门、 第一PG门、第二PG门、第三PG门、第四PG门、第五PG门、第六PG门、第一MTG门、第二MTG门和第 三MTG门相级联形成同步4位二进制加减可控计数器；
[0007] 所述第一可逆T触发器、第二可逆T触发器、第三可逆T触发器、第四可逆T触发器都 连接于同一个时钟信号源。
[0008] 优选地，所述第一可逆T触发器的第一输出端Q〇连接于所述第一PG门的第一输入 端，所述第一可逆T触发器的第二输出端丨@&连接于所述第二PG门的第二输入端；
[0009] 所述FG门的第二输入端置1，所述FG门的两个输出端分别连接于所述第一PG门的 第二输入端和第二PG门的第一输入端；
[0010]所述第一PG门的第三输出端连接于所述第一MTG门的第一输入端，所述第二PG门 的第三输出端连接于所述第一MTG门的第二输入端。
[0011]优选地，所述第一MTG门的第一输出端连接于所述第三PG门的第二输入端，所述第 一MTG门的第二输出端连接于所述第四PG门的第二输入端，所述第一MTG门的第三输出端连 接于所述第二可逆T触发器的T触发端。
[0012]优选地，所述第二可逆T触发器的第一输出端&连接于所述第三PG门的第一输入 端，所述第二可逆T触发器的第二输出端i?连接于所述第四PG门的第一输入端；
[0013]所述第三PG门的第三输出端连接于所述第二MTG门的第一输入端，所述第四PG门 的第三输出端连接于所述第二MTG门的第二输入端。
[0014]优选地，所述第二MTG门的第一输出端连接于所述第五PG门的第二输入端，所述第 二MTG门的第二输出端连接于所述第六PG门的第二输入端;所述第二MTG门的第三输出端连 接于所述第三可逆T触发器的T触发端。
[0015]优选地，所述第三可逆T触发器的第一输出端〇2连接于所述第五PG门的第一输入 端，所述第三可逆T触发器的第二输出端12:连接于所述第六PG门的第一输入端；
[0016]所述第五PG门的第三输出端连接于所述第三MTG门的第一输入端，所述第六PG门 的第三输出端连接于所述第三MTG门的第二输入端。
[0017]优选地，所述MTG门的第三输出端连接于所述第四可逆T触发器的T触发端。
[0018]优选地，所述第一PG门的第一输出端为第零位Qo;所述第三PG门的第一输出端为 第一位Q1;所述第五PG门的第一输出端为第二位Q2;所述第四可逆T触发器的第一输出端输 出为第三位Q3。
[0019]优选地，所述第一PG门的第三输入端、第二PG门的第三输入端、第三PG门的第三输 入端、第四PG门的第三输入端、第五PG门的第三输入端和第六PG门的第三输入端都置0;
[0020]所述第一MTG门的第三输入端、第二MTG门的第三输入端和第三MTG门的第三输入 端都置0。
[0021] 优选地，所述第一可逆T触发器包括:TFG门和FG门，所述TFG门的第三输出端连接 于所述TFG门的第三输入端，所述TFG门的第四输出端连接于所述FG门的第一输入端。
[0022] 通过上述【具体实施方式】，利用本发明的同步4位二进制加减可控计数器设计方法， 采用串联扩展方式，可以实现更多位的可逆计数器，本发明中所有的基本门电路均采用量 子逻辑门进行电路设计，因而具有可逆性，可有效防止运算过程中信息位的丢失，从而可以 大大降低系统的能耗。
[0023]本发明的其他特征和优点将在随后的【具体实施方式】部分予以详细说明。
【附图说明】
[0024]附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具 体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
[0025]图1是说明本发明的一种同步4位二进制加减可控计数器的优选实施方式的FG门 结构示意图；
[0026]图2是说明本发明的一种同步4位二进制加减可控计数器的优选实施方式的PG门 结构示意图；
[0027]图3是说明本发明的一种同步4位二进制加减可控计数器的优选实施方式的MTG门 结构示意图；
[0028]图4是说明本发明的一种同步4位二进制加减可控计数器的优选实施方式的TFG门 结构示意图；
[0029]图5(a)是说明本发明的一种同步4位二进制加减可控计数器的优选实施方式的第 一可逆T触发器T_FF的组成原理图；
[0030]图5(b)是说明本发明的一种同步4位二进制加减可控计数器的优选实施方式的第 一可逆T触发器T_FF结构示意图；以及
[0031] 图6是说明本发明的一种同步4位二进制加减可控计数器的结构示意图。
【具体实施方式】
[0032] 以下结合附图对本发明的【具体实施方式】进行详细说明。应当理解的是，此处所描 述的【具体实施方式】仅用于说明和解释本发明，并不用于限制本发明。
[0033] 本发明提供一种同步4位二进制加减可控计数器，该同步4位二进制加减可控计数 器包括：
[0034] 第一可逆T触发器、第二可逆T触发器、第三可逆T触发器、第四可逆T触发器、第一FG门、第一PG门、第二PG门、第三PG门、第四PG门、第五PG门、第六PG门、第一MTG门、第二MTG 门和第三MTG门相级联形成同步4位二进制加减可控计数器；
[0035] 所述第一可逆T触发器、第二可逆T触发器、第三可逆T触发器、第四可逆T触发器都 连接于同一个时钟信号源。
[0036] 本发明提供一种基于可逆逻辑的同步4位二进制加减可控计数器，包括四个可逆T 触发器、一个FG门、六个PG门和三个MTG门，其中图2所示是PG门的结构示意图，具有三个输 入端和三个输出端，其逻辑表达式为:P=A，Q=A?B，R=AB?C。
[0037] 其中，图3所示是MTG门的结构示意图，是一个三输入三输出的可逆门，其逻辑表达 式为：P=A，Q=B，R=(A+B) ?C〇
[0038] 该电路的工作过程为：时钟信号CLK上升沿触发，控制端U= 1实现加法计数功能， 计数器初值置为〇〇〇〇,每一个时钟上升沿来临时，计数器的值加1，每十六个时钟脉冲完成 一个计数周期，第十六个上升沿到来时，计数器的状态从1111返回到初值〇〇〇〇;控制端U=0 实现减法计数功能，计数器初值置为1111，每一个时钟上升沿来临时，计数器的值减1，每十 六个时钟脉冲完成一个计数周期，第十六个上升沿到来时，计数器的状态从〇〇〇〇返回到初 值 1111。
[0039] 通过上述【具体实施方式】，本发明的同步4位二进制加减可控计数器均采用量子逻 辑门进行电路设计，因而具有可逆性，可有效防止运算过程中信息位的丢失，从而可以大大 降低系统的能耗。
[0040] 以下结合附图1-附图6对本发明进行进一步的说明，在本发明中，为了提高本发明 的适用范围，特别使用下述具体的实施方式来实现。
[0041] 在本发明的一种【具体实施方式】中，所述第一可逆T触发器的第一输出端Qo连接于 所述第一PG门的第一输入端，所述第一可逆T触发器的第二输出端石。:连接于所述第二PG门 的第二输入端；
[0042]所述第一FG门的第二输入端置1，所述第一FG门的两个输出端分别连接于所述第 一PG门的第二输入端和第二PG门的第一输入端；
[0043]所述第一PG门的第三输出端连接于所述第一MTG门的第一输入端，所述第二PG门 的第三输出端连接于所述第一MTG门的第二输入端。
[0044]通过上述的方式，可以得到第零位Q〇,实现第零位的计数，具体的连接图见图6所 不。
[0045]在本发明的一种【具体实施方式】