可重构的延迟电路及使用该延迟电路的延迟监测电路、偏差校正电路、偏差测定方法和偏 ...的制作方法
【技术领域】
[0001] 本发明设及在忍片上测定集成电路动作时的信号传输时间的延迟监测电路W及 能够用于该延迟监测电路中的可重构的延迟电路。此外，本发明设及对集成电路中的晶体 管的偏差进行测定、校正的电路W及方法。
【背景技术】
[0002] 随着集成电路的小型化，晶体管的特性偏差正在扩大。特性偏差粗分为忍片内的 晶体管特性一致变动的忍片间偏差部分和各晶体管的特性各自变动的忍片内偏差部分。基 于晶体管特性的偏差，集成电路内的信号传输时间会有偏差。为了 W尽可能少的耗能使集 成电路动作，使用了根据晶体管的特性偏差来将时钟频率或电源电压调整为适当值、或者 是调整施加在晶体管基板上的电压来对特性偏差量进行校正的方法。为了进行运些调整， 需要对nMOS晶体管特性和pMOS晶体管特性的偏差量进行评估，因此，使用了将多段延迟电 路进行连接的延迟监测电路(参考专利文献1等，非专利文献1等）。
[0003] 图18示出了非专利文献1中公开的用于延迟监测电路的现有的延迟电路的例子。 图18(a)中示出的延迟电路是普通的可逆逻辑口（反相器），其延迟特性由nMOS晶体管和 pMOS晶体管两者的特性决定。图18 (b)所示的延迟电路是在nMOS晶体管的栅极中插入nMOS 通道晶体管的结构，其延迟特性受nMOS晶体管的特性影响较大。图iWc)中所示的延迟电路 是在pMOS晶体管的栅极中插入pMOS通道晶体管的结构，其延迟特性受pMOS晶体管的特性影 响较大。
[0004] 晶体管的特性偏差的主要因素有阔值电压和沟道长度。其中，关于图18(a)~（C) 中所示的延迟电路，如果求出将沟道长度变化量A L设为0时的nMOS晶体管的阔值电压的变 化量Δ VthnW及相对于pMOS晶体管的阔值电压的变化量A Vthp的延迟时间的变化量，则变成 图19所示的特性。在图19中，实线A、B、C表示针对图18(a)、（b)、（c)所示的各个延迟电路的 特性。图18 (a)的延迟电路中，Δ Vthn和Δ Vthp同等程度地影响延迟时间。图18 (b)的延迟电路 中，主要是A Vthn影响延迟时间。图18(c)的延迟电路中，主要是AVthp影响延迟时间。
[0005] 延迟监测电路由将运些延迟电路仅串联连接逻辑不可逆的段数而构成的环形振 荡电路构成。该电路的振荡频率由各延迟电路的延迟时间决定。
[0006] 决定仅W图18(a)~（C)所示的电路的任意一种构成所有延迟电路的延迟监测电 路的振荡频率的主要原因能够分别与A L和Δ Vthn和A Vthp、A L和Δ Vthn、A L和Δ Vthp近似。 Δ L、Δ Vthn、Δ Vthp的忍片内偏差部分是随机产生的。因此，在基于通过多段同一种类延迟电 路的信号传输延迟时间中，忍片内偏差的影响相互抵消而未表现出，在所有延迟电路中共 同产生的忍片间偏差的影响表现出来。因此，根据仅W图18(a)~（C)所示电路的任意一种 构成所有延迟电路的Ξ种延迟监测电路的振荡频率，就能够逆向计算出nMOS晶体管的阔值 电压变化量、pMOS晶体管的阔值电压变化量、W及两个晶体管的沟道长度变化量的忍片间 偏差量。
[0007]由于忍片内偏差是随机产生的现象，所w准备有统计意义数量的延迟监测电路， 根据它们的振荡频率的偏差量，就能够逆向计算出忍片内偏差量。为了提高推测的偏差量 的精度，需要准备多个延迟监测电路，运样，分配到延迟监测电路的忍片面积就会增大。
[000引现有技术文献
[0009] 专利文献
[0010] 专利文献1:日本特开2001-44369号公报
[0011] 专利文献1:国际公开W099/12263
[0012] 非专利文献 1: Islam A.K.M.Mah化zul,Akira Tsuchiya,Kazutoshi Kobayashi , HidetoshiOnodera,"Variation-sensitive Monitor Circuits for Estimation of Global Process Parameter VariationIEEE Trans . Semiconductor Manufacturing, vol25,no 4,pp.571-580,2012/12.
[0013] 非专利文献2:Shuichi Fujimoto,Takashi Matsumoto and Hidetoshi OnoderaInhomogeneous Ring Oscillator for WID Variability and RTN Ch曰r曰cteriz曰tion,''Proc.25th IEEE Intern曰tion曰 1 Conferenceon Microelectronic Test Structures,pp.25-30,2012/03.
[0014] 如上所述，在使用现有的延迟电路来构成延迟监测电路的情况下，为了推测对晶 体管特性赋予偏差的主要原因的忍片间偏差量，需要至少主要原因的数量W上的具有不同 延迟特性的延迟监测电路。进而，为了推测忍片内偏差量的统计量，需要多个延迟监测电 路。
[0015] 目P，为了通过使用现有延迟电路的延迟监测电路来评估晶体管的忍片间偏差和忍 片内偏差，就需要多个延迟监测电路。由于根据需要的延迟监测电路的数量而使得忍片面 积增大，所W存在忍片的制造成本增加的问题。
【发明内容】
[0016] 本发明为了解决上述问题而作出，其目的在于，提供一种用于延迟监测电路的延 迟电路，所述延迟监测电路在忍片上测定集成电路动作时的信号传输时间，所述延迟电路 能够抑制延迟监测电路的忍片面积增大，实现制造成本的降低。
[0017] 在本发明的第一方式中提供一种包含于延迟监测电路的可重构的延迟电路，所述 延迟监测电路测定集成电路内的信号传输时间的延迟。延迟电路包含:输入节点，其输入输 入信号;输出节点，其输出输出信号;第一反转电路；W及第二反转电路。第一反转电路包含 上拉电路和下拉电路的串联电路，所述上拉电路根据所述输入信号在接通时将电源电位连 接到所述输出节点上，所述下拉电路根据所述输入信号在接通时将接地电位连接到所述输 出节点上。第二反转电路包含上拉电路和下拉电路的串联电路，所述上拉电路根据所述输 入信号在接通时将电源电位连接到所述输出节点上，所述下拉电路根据所述输入信号在接 通时将接地电位连接到所述输出节点上。延迟电路还包含:第一通道晶体管，其在所述电源 电位和所述输出节点之间与所述第一反转电路的上拉电路串联连接;第二通道晶体管，其 在所述接地电位和所述输出节点之间与所述第一反转电路的下拉电路串联连接;第Ξ通道 晶体管，其串联连接于所述输入节点和所述第二反转电路的上拉电路的输入之间；W及第 四通道晶体管，其串联连接于所述输入节点和所述第二反转电路的下拉电路的输入之间。 延迟电路的延迟特性能够通过施加于所述第一通道晶体管至第四通道晶体管的栅极的控 制信号的组合来改变。
[0018] 通过上述结构，通过1个延迟电路，就能够实现具有各种延迟特性的电路结构。例 如，WpMOS晶体管构成上拉电路W及第Ξ通道晶体管，WnMOS晶体管构成下拉电路W及第 四通道晶体管，由此，就能够个延迟电路实现下述的电路：1)具有普通的可逆逻辑口（反 相器)的延迟特性的电路，2)具有nMOS晶体管的特性被较强影响的延迟特性的电路，3)具有 pMOS晶体管的特性被较强影响的延迟特性的电路。
[0019] 在本发明的第二方式中，提供一种用于测定集成电路内的信号传输时间的延迟的 延迟监测电路。延迟监测电路包含将多段所述延迟电路串联连接的电路。根据运样的延迟 监测电路，就能够个延迟监测电路进行各种延迟特性的测定，因此，就不需要设置多个 延迟监测电路。因此，就能够抑制忍片面积的增大，降低制造成本。
[0020] 在本发明的第Ξ方式中，提供一种对使用所述延迟监测电路的、集成电路内（半导 体忍片内）的电路元件的特性的偏差进行测定的偏差测定方法。偏差测定方法包含:第一步 骤，W特定段的延迟电路的结构和该特定段W外的段的延迟电路的结构不同的方式在各段 设定控制信号，施加于通道晶体管;第二步骤，在施加所述控制信号的状态下，测定延迟监 测电路的输出；第Ξ步骤，依次改变所述特定段的同时反复进行所述第一步骤和第二步骤； W及第四步骤，根据通过所述第Ξ步骤得到的测定结果，来测定形成所述集成电路的忍片 内的电路元件的特性偏差。通过所述偏差测定方法，就能够评估半导体忍片内的晶体管的 偏差。
[0021] 在本发明的第四方式中，提供一种对使用延迟监测电路的、形成集成电路的半导 体忍片间的电路元件的特性偏差进行测定的偏差测定方法。偏差测定方法包含:第一步骤， W所有段的延迟电路的结构相同的方式在各段设定控制信号，施加于通道晶体管;第二步 骤，在施加运些控制信号的状态下，测定延迟监测电路的输出；W及第Ξ步骤，根据通过第 二步骤得到的测定结果，来测定形成集成电路的忍片间的电路元件的特性偏差。通过所述 偏差测定方法，就能够评估半导体忍片间的晶体管的偏差。
[0022] 此外，延迟监测电路还可W是，第Ξ通道晶体管上至少还并联连接有第五通道晶 体管，第四通道晶体管上至少还并联连接有第六通道晶体管。通过该结构，就能够对第Ξ至 第四通道晶体管W晶体管为单位进行偏差的评估。针对运样的延迟监测电路，提供本发明 的第五、第六方式的偏差测定方法。
[0023] 第五方式的偏差测定方法包含:第一步骤，W特定段的延迟电路的结构和该特定 段W外的段的延迟电路的结构不同的方式在各段设定控制信号，施加于所述通道晶体管； 第二步骤，在施加所述控制信号的状态下，测定所述延迟监测电路的输出；第Ξ步骤，依次 改变所述特定段的同时反复进行所述第一步骤和第二步骤；W及第四步骤，根据通过所述 第Ξ步骤得到的测定结果，来测定形成所述集成电路的忍片内的电路元件的特性偏差，所 述第二步骤包含:第五步骤，对于所述特定段，导通所述第Ξ通道晶体管，关断所述第五通 道晶体管，来测定所述延迟监测电路的输出；第六步骤，在所述特定段中，关断所述第Ξ通 道晶体管，导通所述第五通道晶体管，来测定所述延迟监测电路的输出；W及计算所述第五 步骤的测定结果和所述第六步骤的测定结果之差的步骤。通过所述偏差测定方法，就能够 W晶体管为单位对半导体忍片内的晶体管的偏差进行评估。
[0024] 第六方式的偏差测定方法包含:第一步骤，W特定段的延迟电路的结构和该特定 段W外的段的延迟电路的结构不同的方式在各段设定控制信号，施加于所述通道晶体管； 第二步骤，在施加运些控制信号的状态下，测定所述延迟监测电路的输出；第Ξ步骤，依次 改变所述特定段的同时反复进行所述第一步骤和第二步骤；W及第四步骤，根据通过所述 第Ξ步骤得到的测定结果，来测定形成所述集成电路的忍片内的电路元件的特性偏差，所 述第二步骤包含:第五