块4，所述DDS产生模块2输出三脉冲信号至放大电路模块4。整个设备由+5V供电。
[0032]如图1所示，所述DDS产生模块2包括第一阻抗变换器21，DDS芯片22，第二阻抗变换器23 ;所述第一阻抗变换器21的输入端连接1GHz的输入信号，1GHz信号输入先通过第一阻抗变换器21转换成差分信号，再通过0.01UF的电容耦合后送到DDS芯片22的参考时钟引脚REFCLK，所述DDS芯片22的输出端连接第二阻抗变换器23的输入端，设计时第二阻抗变换器23采用WBC1-1TLB将差分信号转换为单端信号输出至调制放大电路，DDS芯片产生的三脉冲信号通过50欧姆的微电线引出系统。所述的DDS产生模块2参考时钟采用外部输入，芯片参考输入端差分输入方式，芯片的输出端为差分输出，所述DDS芯片22和控制时序模块1均采用8BIT并行端口连接。为了防止数模混合效应，设计时将DDS芯片内核的3.3V电源和芯片供电电源进行隔离。为了降低模块的电磁干扰，所有电源输入端都采用了电感隔离，从而提高信号的输出质量。
[0033]如图2所示，所述放大电路模块4包括第一滤波器，衰减器，放大器41，功分器，二选一开关42，检波器43，第二滤波器；所述第一滤波器的输出端连接衰减器的输入端，所述衰减器的输出端连接放大器41的输入端，所述放大器41的输出端连接功分器的输入端，所述功分器的输出端连接二选一开关42、检波器43的输入端，通过2选1开关42控制滤波输出、检波芯片AD8361进行BITE故障检测，所述二选一开关42的输出端连接第二滤波器的输入端，所述第二阻抗变换器23输出三脉冲信号至第一滤波器的信号输入端。
[0034]如图1所示，所述FPGA的型号为美国Altera公司生产的Cyclone系列的EP1C12Q240I7N，所述DDS芯片22型号为美国Analog Devices公司生产的DDS系列芯片中的AD9858BCPZ，FPGA对芯片AD9858进行控制及读写操作。芯片EP1C12Q240I7N的I/O引脚分别与芯片AD9858的8位数据线D7?D0，6位地址线ADDR5?ADDR0，用户表的外部选择引脚PSO、PS1，频率更新引脚FUD，复位引脚RESET相连。AD9858根据FPGA控制产生相应的波形。
[0035]如图3所示，写信号低WR低电平有效，写地址数据到10缓存，拉高WR，使地址有效，再使WR为低并保持一段时间，使数据信号写入10缓存，再拉高WR，进行下一个写操作，直到所有的地址和数据信号都写入I/O缓存。频率更新信号由芯片AD9858的外部引脚FUD提供，如果在SYNCLK上升沿处检测到FUD有效，10缓存中的数据将被送到内部的存储器中，检测到FUD有效后的下一个SYNCLK上升沿使得内部寄存器中的数据写到控制寄存器中，这样写操作完成。
[0036]先开机上电，芯片AD9858引脚RESET置1，芯片AD9858复位后，先写CFR控制字，再写FTW控制字设定扫频起始频率，起始频率设定后设定步进频率即写DFTW控制字，这些参数设定后使芯片AD9858能由起始频率开始，以设定的速率和步长向上或者向下线性扫描，这些控制字写完后送入FUD信号，以保证频率控制字写入相应的寄存器，计数器开始计数，计数达到需要的时宽后，CFR的频率累加字清0。这样便产生了需要时宽的线性调频信号了，单脉冲信号只须设置FTW，送入FUD信号即可。
【主权项】
1.一种快速频率分集三脉冲信号发生器，其特征在于:本信号发生器包括控制时序模块(1)，DDS产生模块(2)，分频器模块(3)，放大电路模块(4);所述分频器模块(3)的输入端连接80MHz的输入信号，所述分频器模块(3)的信号输出端与控制时序模块(1)的信号输入端相连，所述控制时序模块(1)的信号输出端分别与DDS产生模块(2)和放大电路模块(4)的信号输入端相连，所述DDS产生模块(2)的信号输出端与放大电路模块(4)的信号输入端相连。2.如权利要求1所述的一种快速频率分集三脉冲信号发生器，其特征在于:所述DDS产生模块(2)包括第一阻抗变换器(21)，DDS芯片(22)，第二阻抗变换器(23);所述第一阻抗变换器(21)的输入端连接1GHz的输入信号，所述第一阻抗变换器(21)的信号输出端与所述DDS芯片(22)的信号输入端相连，所述DDS芯片(22)的信号输出端与所述第二阻抗变换器(23)的信号输入端相连，所述控制时序模块(1)的信号输出端与所述DDS芯片(22)的信号输入端相连，所述第二阻抗变换器(23)的信号输出端与所述放大电路模块(4)的信号输入端相连。3.如权利要求2所述的一种快速频率分集三脉冲信号发生器，其特征在于:所述放大电路模块(4)包括第一滤波器，衰减器，放大器(41)，功分器，二选一开关(42)，检波器(43)，第二滤波器；所述第一滤波器的输出端连接衰减器的输入端，所述衰减器的输出端连接放大器(41)的输入端，所述放大器(41)的输出端连接功分器的输入端，所述功分器的输出端分别连接二选一开关(42)和检波器(43)的输入端，所述二选一开关(42)的输出端连接第二滤波器的输入端，所述第二滤波器输出信号的中心频率为140MHz，所述控制时序模块(1)的控制信号输出端与所述二选一开关(42)的信号输入端相连，所述第二阻抗变换器(23)的信号输出端与所述第一滤波器的信号输入端相连。4.如权利要求2所述的一种快速频率分集三脉冲信号发生器，其特征在于:所述DDS产生模块(2)的DDS芯片(22)型号为美国Analog Devices公司生产的DDS系列芯片中的AD9858BCPZ。5.如权利要求1?4任一项所述的一种快速频率分集三脉冲信号发生器，其特征在于:所述控制时序模块(1)为FPGA，所述FPGA的型号为美国Altera公司生产的Cyclone系列的 EP1C12Q240I7N。6.如权利要求3所述的一种快速频率分集三脉冲信号发生器，其特征在于:所述二选一开关(42)芯片型号为美国HITTITE公司生产的HMC194MS8，所述放大器(41)芯片型号为美国Min1-Circuits公司生产的ERA-3SM，所述检波器(43)芯片型号为美国AnalogDevices公司生产的AD8361，所述分频器模块(3)的型号为美国Faichild公司生产的74F74SC，所述第一阻抗变换器(21)的型号为美国MAC0M公司生产的ETC1-1-13，所述第二阻抗变换器(23)的型号为美国Coilcraft公司生产的WBC1-1TLB。7.如权利要求5所述的一种快速频率分集三脉冲信号发生器，其特征在于:所述控制时序模块(DEP1C12Q240I7N的I/O引脚分别与所述DDS芯片(22)AD9858的8位数据线D7?D0，6位地址线ADDR5?ADDR0，用户表的外部选择引脚PSO、PS1，频率更新引脚FUD，复位引脚RESET相连。8.如权利要求1所述的一种快速频率分集三脉冲信号发生器，其特征在于:所述DDS产生模块(2)的输出端设置有用于将三脉冲波形信号引出系统的微带线(24)。
【专利摘要】本实用新型属于数字电子技术领域，特别涉及一种快速频率分集三脉冲信号发生器。本实用新型中脉冲信号发生器是由控制时序模块，DDS产生模块，分频器模块，放大电路模块组成。分频器模块的输出端与控制时序模块的输入端相连，控制时序模块的输出端分别与DDS产生模块和放大电路模块的输入端相连，DDS产生模块的输出端与放大电路模块的输入端相连。本实用新型可方便快速地产生单脉冲信号、不同时宽和带宽的线性调频信号、非线性调频信号，可以广泛使用在雷达和通信的波形产生部分中，使得雷达和通信设备具有探测距离远和分辨力高的优良特点，而且雷达具有很强的抗干扰能力，本实用新型满足了宽带微波雷达信号产生的需求。
【IPC分类】H03K3/02
【公开号】CN204967775
【申请号】CN201520709141
【发明人】夏丹, 毛飞, 倪文飞
【申请人】安徽四创电子股份有限公司
【公开日】2016年1月13日
【申请日】2015年9月11日