1.一种两阶可编程电信级时钟树电路，其特征在于，包括本地启动时钟源、时钟选择逻辑、保持平滑锁相环、高速收发器组和时钟分配缓冲器，其中，所述时钟选择逻辑和保持平滑锁相环可编程；
所述本地启动时钟源经过所述时钟选择逻辑选择后输出到所述保持平滑锁相环中，经过所述保持平滑锁相环平滑输出给所述高速收发器组用做第一参考时钟，所述高速收发器组使用该第一参考时钟恢复提取出一阶线路时钟；
所述时钟选择逻辑对所述高速收发器组输出的多组线路恢复时钟，根据时钟质量和预设规则选出一组时钟，将该组时钟输出给所述保持平滑锁相环中，经过所述保持平滑锁相环平滑输出给所述高速收发器组用做第二参考时钟，所述高速收发器组使用该第二参考时钟提取恢复出二阶线路时钟；
该时钟分配缓冲器将时钟零延迟地分配到各个同步节点使整个系统构成全同步的时钟树。
2.如权利要求1所述的两阶可编程电信级时钟树电路，其特征在于，所述时钟选择逻辑包括：
时钟控制字模块，用于根据所述高速收发器组接收的SDH数据提取出SDH同步状态字；
时钟调度机模块，用于在所述时钟控制字模块的控制下，使用加权轮询调度算法对输入的多个参考时钟和多个恢复时钟的调度和选择；
波形整形模块，用于对所述时钟控制字模块和时钟调度机模块的输出进行整形，消除由组合逻辑带来的毛刺，并进行时钟输出。
3.如权利要求2所述的两阶可编程电信级时钟树电路，其特征在于，时钟控制字模块还用于接收指示各路时钟信号的优先级的控制字。
4.如权利要求2或3所述的两阶可编程电信级时钟树电路，其特征在于，所述时钟调度机模块，将时钟支路处于空闲状态的优先级设置为低；将晶振参考时钟的优先级设置为中，其中，不同的晶振参考时钟之间预设优先级；将恢复时钟的优先级设置为高，恢复时钟之间的优先级由SDH同步状态字来确定， 具有相同状态字的支路具有相同的优先级。
5.如权利要求1至3任一项所述的两阶可编程电信级时钟树电路，其特征在于，所述高速收发器组由FPGA的内部集成硬IP实现，完成SDH数据的时钟数据恢复和SDH数据发送。
6.如权利要求1至3任一项所述的两阶可编程电信级时钟树电路，其特征在于，所述保持平滑锁相环用于对时钟信号进行平滑保持和跟踪锁定，并平滑保持。
7.如权利要求1至3任一项所述的两阶可编程电信级时钟树电路，其特征在于，所述时钟选择逻辑和高速收发器组集成于FPGA的内部。