一种基带信号位同步时钟宽频自适应提取装置及方法与流程

本发明涉及通信系统同步技术领域，特别涉及一种基带信号位同步时钟宽频自适应提取装置及方法。

背景技术：

同步在通信系统中具有非常重要的作用，其性能的好坏直接影响通信系统的有效性和可靠性。其中位同步也称码元同步，是实现码元信息正确恢复的首要条件。

在数字通信系统中，通常采用锁相法提取位同步时钟，一般由高稳定石英晶体振荡器、分频器、相位比较器、脉冲加减控制器等部分组成。这种方法需要先验知识，即已知码元速率，由其决定分频器的分频系数，当码元速率调整后，很难再次达到同步效果。

技术实现要素：

本发明的目的在于针对上述码元速率调整或变化后自适应同步问题，利用最小脉宽检测技术，对现有锁相法进行改进，提出一种基于FPGA/CPLD的基带信号位同步时钟宽频自适应提取装置与及其工作方法。

为了解决上述技术问题，本发明提供了一种基带信号位同步时钟宽频自适应提取装置，包括：信号预处理模块，与该信号预处理模块相连的位同步时钟提取模块。

进一步，所述信号预处理模块包括：放大器模块、滤波器模块、脉冲整形模块；所述信号预处理模块适于再生经信道衰减、滤波、噪声干扰的基带数据信号；所述放大器模块适于放大经信道衰减、滤波、噪声干扰的基带数据信号；所述滤波器模块适于滤除带外噪声，改善信号质量；所述脉冲整形模块适于将滤波器输出信号整形为高低电平信号，即再生基带脉冲信号。

进一步，所述位同步时钟提取模块包括：系统时钟、锁存单元、边沿检测、最小脉宽检测、相位检测、同步脉冲形成；所述位同步时钟提取模块适于宽频自适应提取信号预处理模块提供的再生基带数据信号位同步时钟；所述锁存单元、边沿检测、最小脉宽检测、相位检测、同步脉冲形成分别与系统时钟相连；所述系统时钟适于石英晶体振荡器产生高稳定度时钟信号；所述锁存单元适于缓存整形后的再生基带信号，使之与系统时钟同步；所述边沿检测适于检测基带信号上升沿和下降沿；所述最小脉宽检测适于在较宽的频带范围内自适应检测基带信号的最小脉冲宽度，作为调整位同步时钟输出频率参数的参考依据；所述相位检测适于计算边沿检测的上升沿/下降沿信号与同步脉冲形成单元产生的位同步时钟信号的相位差，作为调整位同步时钟输出的相位参数参考依据；所述同步脉冲形成适于根据相位差及最小脉宽产生位同步时钟信号。

又一方面，为了解决同样的技术问题，本发明还提供了一种基带信号位同步时钟宽频自适应提取工作方法。

所述基带信号位同步时钟宽频自适应提取装置，包括：信号预处理模块，与该信号预处理模块相连的位同步时钟提取模块。

进一步，所述信号预处理模块适于硬件实现，所述位同步时钟提取模块适于采用硬件描述语言基于FPGA或CPLD实现。所述的工作方法具体步骤包括：(1)接收基带信号放大；(2)根据基带信号频率范围选取滤波器，将接收的基带信号进行滤波；(3)过零比较整形为高低电平脉冲信号；(4)在FPGA或CPLD硬件平台上实现位同步时钟自适应提取。

进一步，在FPGA或CPLD硬件平台上实现位同步时钟自适应提取包括：(1)锁存整形后的基带信号；(2)检测信号边沿；(3)最小脉宽检测，当最小脉宽较小时，采用等精度测量原理测量最小脉宽；(4)相位差检测；(5)由同步脉冲形成单元根据最小脉冲宽度和相位差完成位同步时钟的产生。

本发明的有益效果在于：

(1)采用FPGA或CPLD硬件实现位同步时钟提取，成本低，适用于小型高速工作的时钟提取电路。

(2)根据码元速率自动跟踪最小脉宽，自适应调整分频系数，快速锁定位同步时钟频率和相位。

(3)码元速率较高时，采用等精度测量原理自动跟踪最小脉宽，最小脉宽测量精度高。

附图说明

下面结合附图和实施例对本发明进一步说明。

图1是本发明的基带信号位同步时钟宽频自适应提取装置实施例1的原理框图；

图2是本发明的基带信号位同步时钟宽频自适应提取装置实施例2工作方法流程图。

具体实施方式

下面结合附图对本发明作进一步详细的说明。这些附图均为简化的示意图，仅以示意方式说明本发明的基本结构，因此其仅显示与本发明有关的构成。

实施例1

图1是本发明的基带信号位同步时钟宽频自适应提取装置的原理框图。

如图1所示，本发明的一种基带信号位同步时钟宽频自适应提取装置，包括：信号预处理模块，与该信号预处理模块相连的位同步时钟提取模块。

具体地，所述信号预处理模块包括：放大器模块、滤波器模块、脉冲整形模块；所述信号预处理模块适于再生经信道衰减、滤波、噪声干扰的基带数据信号；所述放大器模块适于放大经信道衰减、滤波、噪声干扰的基带数据信号；所述滤波器模块适于滤除带外噪声，改善信号质量；所述脉冲整形模块适于将滤波器输出信号整形为高低电平信号，即再生基带脉冲信号。

进一步，所述位同步时钟提取模块包括：系统时钟、锁存单元、边沿检测、最小脉宽检测、相位检测、同步脉冲形成；所述位同步时钟提取模块适于宽频自适应提取信号预处理模块提供的再生基带数据信号位同步时钟；所述锁存单元、边沿检测、最小脉宽检测、相位检测、同步脉冲形成分别与系统时钟相连；所述系统时钟适于石英晶体振荡器产生高稳定度时钟信号；所述锁存单元适于缓存整形后的再生基带信号，使之与系统时钟同步；所述边沿检测适于检测基带信号上升沿和下降沿；所述最小脉宽检测适于在较宽的频带范围内自适应检测基带信号的最小脉冲宽度，作为调整位同步时钟输出频率参数的参考依据；所述相位检测适于计算边沿检测的上升沿/下降沿信号与同步脉冲形成单元产生的位同步时钟信号的相位差，作为调整位同步时钟输出的相位参数参考依据；所述同步脉冲形成适于根据相位差及最小脉宽产生位同步时钟信号。

实施例2

在实施例1基础上，本发明还提供了一种基带信号位同步时钟宽频自适应提取工作方法，其中所述基带信号位同步时钟宽频自适应提取装置包括：信号预处理模块，与该信号预处理模块相连的位同步时钟提取模块。

进一步，一种基带信号位同步时钟宽频自适应提取工作方法的具体实施过程如下：

图2示出了本发明的基带信号位同步时钟宽频自适应提取装置的工作方法流程图。

(1)接收基带信号放大；

(2)根据基带信号频率范围选取滤波器，将接收的基带信号进行滤波；

(3)过零比较整形为高低电平脉冲信号；

(4)在FPGA或CPLD硬件平台上实现位同步时钟自适应提取。

进一步，在FPGA或CPLD硬件平台上实现位同步时钟自适应提取包括：

(1)锁存整形后的基带信号；

(2)检测信号边沿；

(3)最小脉宽检测；

(4)相位差检测；

(5)由同步脉冲形成单元根据最小脉冲宽度和相位差完成位同步时钟的产生。

以上述依据本发明的理想实施例为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。