一种用于测试时钟网络延时的方法及数字通信设备与流程

本申请涉及数字通信技术领域，尤指一种用于测试时钟网络延时的方法及数字通信设备。

背景技术：

随着5g技术的应用发展，对于时间同步的精度(例如纳秒级精度)需求会越来越普及。而时间同步的方式主要有2种：相位同步(两个时钟每时每刻的时间都保持一致)和频率同步(两个时钟的时间不一样，但是保持一个恒定的时间差，例如1个小时的时间差)。

一般，相位同步和频率同步应用于网络测量和控制系统的精密时钟同步协议标准即ieee1588协议。在ieee1588协议v2版本即ieee1588v2协议中，时间同步的精度达到了纳秒(ns)级。

现有的时钟网络延时补偿目前有两种方案，比如在软件层对时钟网络进行延时补偿和在硬件层对时钟网络进行延时补偿。

在软件层对时钟网络进行延时补偿的核心思想为：基于ieee1588v2协议，在通信系统的同步过程中，主设备周期性发布高精度时间同步协议(precisiontimeprotocol，ptp)及时间信息，从设备的时钟端口接收主设备的时钟端口发来的时间戳信息，通信系统据此计算出主、从设备的线路时间延迟及主、从设备之间的时间差，并利用该时间差调整本地时间，使从设备时间保持与主设备时间一致的频率与相位。该方案的缺点在于，时间戳的生成需要借助于设备自身的硬件时钟，当硬件时钟的同步性能差时，会影响到软件层的同步精度，而硬件时钟的同步性能很难通过ptp算法提升。

在硬件层对时钟网络进行延时补偿的核心思想为：通过例如全球定位系统(globalpositioningsystem，gps)这类高精准度的时钟，以及对硬件时钟网络的固定延时补偿，设备内逐级同步，从而使通信系统每个节点的参考时钟的频率和相位保持一致。该方案的缺点在于，高精准度的时钟成本较高，无法保证通信系统中的每个设备都能使用，以及对每个设备中的硬件时钟网络的固定延时补偿精度有限，无法满足高精度ptp算法的延时需求。

综上，影响通信系统时间同步精度的因素，主要是软件层中ptp算法的延时补偿精度，以及硬件层中各个设备自身硬件线路的延时补偿精度。而通过ieee1588v2协议计算时钟网路的延时补偿均基于硬件的参考时钟，设备硬件参考时钟的同步性能必然会影响软件层时钟网络的时间同步精度。因此，提高设备内部的硬件参考时钟的同步精度有着非常重要的意义。

技术实现要素：

本申请实施例提供一种用于测试时钟网络延时的方法及数字通信设备，用以补偿数字通信设备内时钟网络的延时，实现数字通信设备中的时钟网络的时间同步。

第一方面，本申请实施例提供一种数字通信设备，包括：时钟芯片、多个第一切换器、第二切换器以及多个时钟缓冲器；所述多个第一切换器与所述多个时钟缓冲器一一对应；所述多个第一切换器与所述多个时钟缓冲器或所述第二切换器连接；其中，

所述时钟芯片，用于对接收到的时钟源发送的第一时钟信号进行分频，得到同源的多个第二时钟信号；将所述多个第二时钟信号通过多条时钟线路发送给所述多个第一切换器；所述多条时钟线路与所述多个第一切换器一一对应；

所述多个第一切换器中的每个第一切换器，用于根据第一预设策略将接收到的第二时钟信号通过一条测试线路发送给所述第二切换器；所述多个第一切换器中的每个第一切换器对应不同的测试线路；

所述第二切换器，用于根据第二预设策略将接收到的第三时钟信号发送给所述时钟芯片；所述第三时钟信号为所述多个第二时钟信号中的一个第二时钟信号；

所述时钟芯片，还用于计算所述第三时钟信号在第一通路传输的第一延时；在将所述第三时钟信号通过第一时钟线路发送到第一时钟缓冲器之前，根据所述第一延时对所述第三时钟信号进行相位补偿，以使所述第一时钟缓冲器输出的第三时钟信号的相位，与所述第一时钟信号的相位同步；所述第一通路为由所述第一时钟线路、第三切换器、第一测试线路和所述第二切换器构成的一个通路；所述第三切换器为所述第一时钟线路与所述第一时钟缓冲器对应的第一切换器；所述第一测试线路为所述第三切换器对应的测试线路；所述第一时钟缓冲器为所述多个时钟缓冲器中的一个时钟缓存器；所述第一时钟线路为所述多条时钟线路中的一条时钟线路。

本申请实施例中，时钟芯片通过每个第一切换器的切换功能，实现对输出的每个第二时钟信号的延时测量，从而可以根据测量得到的每个第二时钟信号的延时，对每个第二时钟信号进行相位补偿，进而保证了每个时钟缓冲器输出的第二时钟信号的相位和第一时钟信号的相位同步。另外，时钟芯片输出的多个第二时钟信号同源即由同一个第一时钟信号分频得到的，保证了多个第二时钟信号中的每个第二时钟信号之间频率同步，实现了数字通信设备内时钟网络的频率同步。由于时钟芯片输出的多个第二时钟信号中的每个第二时钟信号之间频率同步，且每个时钟缓冲器输出的第二时钟信号的相位与时钟芯片接收的第一时钟信号的相位同步，实现了数字通信设备内时钟网络的时间同步。

在一种可能的设计中，所述第一时钟缓冲器用于：

在与所述第三切换器断开连接时，保持所述第三时钟信号的输出状态不变。

本申请实施例中，当第一时钟缓冲器与第三切换器断开连接时，第一时钟缓冲器保持第三时钟信号的输出状态不变。通过这种方式，保证了第一时钟缓冲器与第三切换器断开连接时，第一时钟缓冲器有第三时钟信号输出，避免了第一时钟缓冲器无第三时钟信号输出而对数字通信设备的系统运行造成影响。

在一种可能的设计中，所述时钟芯片还用于：

计算发送的第三时钟信号和接收到的第三时钟信号之间的相位差；

根据所述相位差，计算得到所述第一延时。

本申请实施例中，时钟芯片通过根据发送的第三时钟信号和接收到的第三时钟信号之间的相位差，计算得到第三时钟信号在第一通路传输的第一延时。进一步的，在后续计算第三时钟信号的补偿时长时，根据第一延时可以得到较准确的第三时钟信号的补偿时长，从而可以根据该补偿时长对第三时钟信号进行相位补偿，使得第一时钟缓冲器输出的第三时钟信号的相位与第一时钟信号的相位同步，提高了第一时钟缓冲器输出的第三时钟信号与第一时钟信号时间同步的精度。

在一种可能的设计中，所述数字通信设备还包括处理器；所述处理器用于：

接收所述时钟芯片发送的所述第一延时；

根据所述第一延时和第一计算公式计算所述第三时钟信号的补偿时长；其中，所述第一计算公式为tn＝(tdelay-td2-td3)l1/(l1+l2)+td1+td2，tdelay为所述第一延时，td1为所述处理器预先存储的所述第一时钟缓冲器的延时，td2为所述处理器预先存储的所述第三切换器的延时，td3为所述处理器预先存储的所述第二切换器的延时，l1为所述处理器预先存储的所述第一时钟线路的长度，l2为所述处理器预先存储的所述第一测试线路的长度；

所述时钟芯片还用于：

接收所述处理器发送的所述补偿时长；

根据所述补偿时长对所述第三时钟信号进行相位补偿。

本申请实施例中，时钟芯片可以通过将第一延时发送给处理器进行计算处理，得到第三时钟信号的补偿时长。通过这种方式，可以节省时钟芯片的数据处理功耗，以及节省时钟芯片的内存空间。进一步的，根据第一延时，可以得到第一时钟线路的延时，即由(tdelay-td2-td3)l1/(l1+l2)可以得到第三时钟信号在第一时钟线路传输的较为准确的延时，从而可以提高测量第三时钟信号的补偿时长的准确度。

在一种可能的设计中，所述多个第一切换器中的每个第一切换器还用于：

确定当前时刻是否接收到测试指令；

若确定当前时刻未接收到所述测试指令，将接收到的第二时钟信号发送给与所述每个第一切换器对应的时钟缓冲器；

若确定当前时刻接收到所述测试指令，将接收到的第二时钟信号通过一条测试线路发送给所述第二切换器。

本申请实施例中，每个第一切换器通过确定当前时刻是否接收到测试指令，来确定与该第一切换器对应的时钟缓冲器连接，或者与第二切换器连接。当每个第一切换器与第二切换器连接时，时钟芯片可以实现对经过每个第一切换器传输的第二时钟信号的延时测量，进而可以得到每个第二时钟信号的补偿时长，进一步的可以实现每个时钟缓冲器输出的第二时钟信号的相位与第一时钟信号的相位同步。

在一种可能的设计中，所述第二切换器还用于：

接收切换指令；

根据所述切换指令，将所述第三时钟信号发送给所述时钟芯片。

本申请实施例中，第二切换器在接收到切换指令时，确定将接收到的第三时钟信号发送给时钟芯片。通过这种方式，可以保证时钟芯片测试到输出的每个第二时钟信号的延时，确保了时钟芯片可以对输出的多个第二时钟信号进行相位补偿。

在一种可能的设计中，所述第一测试线路的参数和所述第一时钟线路的参数至少包括材质、粗细和长度；其中，所述第一测试线路的材质、粗细与所述第一时钟线路的材质、粗细相同。

本申请实施例中，将第一时钟线路和第一测试时钟线路之间的参数变量设置为长度，即第一时钟线路和第一测试时钟线路之间的参数除了长度之外的其它参数均相同，第一时钟线路的长度和第一测试时钟线路的长度可以设置为相同或者不相同。通过这种方式，当通过第一测试线路和第一时钟线路所在的第一通路的第一延时和第一计算公式计算第三时钟信号的补偿时长时，可以提高第三时钟信号的补偿时长的准确度。

在一种可能的设计中，所述时钟芯片为数字锁相环dpll芯片；所述每个第一切换器至少包括单片机、现场可编程门阵列fpga、复杂可编程逻辑器件cpld、逻辑器件、多路复用器mux中的一个；所述第二切换器至少包括单片机、现场可编程门阵列fpga、复杂可编程逻辑器件cpld、逻辑器件、多路复用器mux中的一个。

第二方面，本申请实施例提供一种用于测试时钟网络延时的方法，该方法应用于数字通信设备，所述数字通信设备包括：时钟芯片、多个第一切换器、第二切换器以及多个时钟缓冲器；所述多个第一切换器与所述多个时钟缓冲器一一对应；所述多个第一切换器与所述多个时钟缓冲器或所述第二切换器连接；所述方法包括：

所述时钟芯片接收时钟源发送的第一时钟信号；

所述时钟芯片对所述第一时钟信号进行分频，得到同源的多个第二时钟信号；

所述时钟芯片将所述多个第二时钟信号通过多条时钟线路发送给所述多个第一切换器，以使所述多个第一切换器中的每个第一切换器，根据第一预设策略将接收到的第二时钟信号通过一条测试线路发送给所述第二切换器；所述多条时钟线路与所述多个第一切换器一一对应；所述多个第一切换器中的每个第一切换器对应不同的测试线路；

所述时钟芯片接收所述第二切换器根据第二预设策略发送的第三时钟信号；所述第三时钟信号为所述多个第二时钟信号中的一个第二时钟信号；

所述时钟芯片计算所述第三时钟信号在第一通路传输的第一延时；所述第一通路为由第一时钟线路、第三切换器、第一测试线路和所述第二切换器构成的一个通路；所述第三切换器为所述第一时钟线路与第一时钟缓冲器对应的第一切换器；所述第一测试线路为所述第三切换器对应的测试线路；所述第一时钟缓冲器为所述多个时钟缓冲器中的一个时钟缓存器；所述第一时钟线路为所述多条时钟线路中的一条时钟线路；

所述时钟芯片在将所述第三时钟信号通过所述第一时钟线路发送到所述第一时钟缓冲器之前，根据所述第一延时对所述第三时钟信号进行相位补偿，以使所述第一时钟缓冲器输出的第三时钟信号的相位，与所述第一时钟信号的相位同步。

在一种可能的设计中，所述时钟芯片计算所述第三时钟信号在第一通路传输的第一延时，包括：

所述时钟芯片计算发送的第三时钟信号和接收到的第三时钟信号之间的相位差；

所述时钟芯片根据所述相位差，计算得到所述第一延时。

在一种可能的设计中，所述数字通信设备还包括处理器；所述时钟芯片根据所述第一延时对所述第三时钟信号进行相位补偿，包括：

所述时钟芯片将所述第一延时发送所述给处理器，以使所述处理器根据所述第一延时和第一计算公式计算所述第三时钟信号的补偿时长；其中，所述第一计算公式为tn＝(tdelay-td2-td3)l1/(l1+l2)+td1+td2，tdelay为所述第一延时，td1为所述处理器预先存储的所述第一时钟缓冲器的延时，td2为所述处理器预先存储的所述第三切换器的延时，td3为所述处理器预先存储的所述第二切换器的延时，l1为所述处理器预先存储的所述第一时钟线路的长度，l2为所述处理器预先存储的所述第一测试线路的长度；

所述时钟芯片接收所述处理器发送的所述补偿时长；

所述时钟芯片根据所述补偿时长对所述第三时钟信号进行相位补偿。

在一种可能的设计中，所述时钟芯片将所述多个第二时钟信号通过多条时钟线路发送给所述多个第一切换器，以使所述多个第一切换器中的每个第一切换器，根据第一预设策略将接收到的第二时钟信号通过一条测试线路发送给所述第二切换器，包括：

所述时钟芯片通过多条时钟线路将多个第二时钟信号发送给多个第一切换器，以使多个第一切换器中的每个第一切换器根据当前时刻接收到的测试指令，将接收到的第二时钟信号发送给与所述每个第一切换器对应的时钟缓冲器，或者在当前时刻未接收到所述测试指令时，将接收到的第二时钟信号通过一条测试线路发送给所述第二切换器。

在一种可能的设计中，所述时钟芯片接收所述第二切换器根据第二预设策略发送的第三时钟信号，包括：

所述时钟芯片接收所述第二切换器根据接收到的切换指令发送的所述第三时钟信号。

第三方面，本申请实施例提供一种数字通信设备，包括：至少一个处理器和存储器；其中，所述存储器用于存储一个或多个计算机程序；当所述存储器存储的一个或多个计算机程序被所述至少一个处理器执行时，使得所述数字通信设备能够实现上述第二方面或上述第二方面的任意一种可能的设计的方法。

第四方面，本申请实施例提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机指令，当所述计算机指令在数字通信设备上运行时，使得所述数字通信设备执行上述第二方面或上述第二方面的任意一种可能的设计的方法。

第五方面，本申请实施例提供一种计算机程序产品，所述计算机程序产品包括计算机指令，当所述计算机指令在数字通信设备上运行时，使得所述数字通信设备执行上述第二方面或上述第二方面的任意一种可能的设计的方法。

附图说明

图1为本申请实施例提供的一种数字通信设备的结构示意图；

图2为本申请实施例提供的一种时钟芯片对应的输入输出的时钟信号的时序图；

图3为本申请实施例提供的一种时钟缓冲器输出的未进行相位补偿的第二信号的时序图；

图4为本申请实施例提供的一种时钟芯片对应的输入输出的时钟信号的时序图；

图5为本申请实施例提供的一种时钟缓冲器输出的相位补偿后的第二信号的时序图；

图6为本申请实施例提供的一种用于测试时钟网络延时的方法的流程示意图；

图7为本申请实施例提供的一种数字通信设备的结构示意图；

图8为本申请实施例提供的一种数字通信设备的结构示意图。

具体实施方式

为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。

附图中各部件的形状和大小不反映真实比例，目的只是示意说明本申请内容。

以下，对本申请实施例中的部分用语进行解释说明，以便于本领域技术人员理解。

(1)本申请实施例涉及的数字通信设备，可以是网络设备，例如交换机、服务器等，也可以是其它设备，比如智能手机、平板电脑、笔记本电脑、各类可穿戴设备、车载设备和台式计算机等包括时钟网络的设备，本申请实施例不限定。

(2)本申请实施例涉及的时钟芯片，可以是数字锁相环(digitalphaselockloop，dpll)芯片，也可以是其它芯片，只要实现对时钟信号进行分频、计算时钟信号延时、对时钟信号进行相位补偿等的功能即可，本申请实施例不限定。

(3)本申请实施例涉及的第一切换器，可以是单片机、现场可编程门阵列(fieldprogrammablegatearray，fpga)、复杂可编程逻辑器件(complexprogrammablelogicdevice，cpld)等可编程逻辑芯片，也可以是逻辑器件、多路复用器(multiplexer，mux)等具有信号切换功能的器件，也可以是具备信号切换功能的电路，例如由晶体管、电阻、电容等器件构成的切换电路，只要可以根据相应的软件程序实现切换电路的功能即可，本申请实施例不限定。

(4)本申请实施例涉及的第二切换器，可以是单片机、fpga、cpld等可编程逻辑芯片，也可以是逻辑器件、多路复用器(multiplexer，mux)等具有信号切换功能的器件，也可以是具备信号切换功能的电路，例如由晶体管、电阻、电容等器件构成的切换电路，只要可以根据相应的软件程序实现切换电路的功能即可，本申请实施例不限定。在本申请实施例中，第二切换器与上述(3)中的第一切换器可以是同一种类型的器件，也可以是不同类型的器件。

(5)本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”和“第三”是用于区别不同对象，而非用于描述特定顺序。此外，术语“包括”以及它们任何变形，意图在于覆盖不排他的保护。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

(6)本申请实施例中，“多个”可以表示至少两个，例如可以是两个、三个或者更多个，本申请实施例不限定。

以下结合图1所示的数字通信设备的架构作为本申请实施例的应用场景，介绍数字通信设备内部时钟网络的时间同步的实施例。

如图1所示，数字通信设备100包括：时钟芯片101、多个第一切换器102、第二切换器103以及多个时钟缓冲器104；多个第一切换器102与多个时钟缓冲器104一一对应；多个第一切换器102与多个时钟缓冲器104连接，或者与第二切换器103连接。

可选地，当时钟芯片101接收到时钟源(图1未示出，该时钟源可以是数字通信设备100的内部时钟源，或者与数字通信设备100连接的外部时钟源)发送的第一时钟信号时，对第一时钟信号进行分频得到同源的多个第二时钟信号。由于时钟芯片将多个第二时钟信号发送到多个时钟缓冲器，需要经过一些传输路径，因此会存在一些延时，导致多个时钟缓冲器中的每个时钟缓冲器104输出的第二时钟信号的相位，与时钟芯片101接收到的第一时钟信号的相位不同步。比如，以时钟缓冲器1为例，示例性的，请结合图2和图3所示，当时钟芯片101从接收第一时钟信号到时钟缓冲器1输出第二时钟信号1之间的传输过程需要0.5个时钟周期t，那么时钟缓冲器1输出的第二时钟信号1的相位与时钟芯片101接收到的第一时钟信号的之间的相位差为90°，即相位不同步。

为了解决上述问题，在本申请实施例中，时钟芯片101通过测量每个第二时钟信号传输路径的延时，得到每个第二时钟信号的补偿时长。然后，时钟芯片101在将每个第二时钟信号发送到每个时钟缓冲器之前，根据该补偿时长对每个第二时钟信号进行相位补偿，使得每个时钟缓冲器输出的第二时钟信号的相位与时钟芯片接收到的第一时钟信号的相位同步。比如，仍以时钟缓冲器1为例，示例性的，请结合图4和图5所示，当时钟芯片101通过测量得到从接收第一时钟信号到时钟缓冲器1输出第二时钟信号1之间的传输过程需要0.5t时，时钟芯片101对第二时钟信号1进行相位补偿，比如，将第二时钟信号1的时序左移0.5t再输出，那么时钟缓冲器1输出的第二时钟信号1的相位，与时钟芯片101接收到的第一时钟信号之间的相位差为0°，即相位同步。

在本申请实施例中，由于多个第二时钟信号是由同一个第一时钟信号分频得到的，保证了多个第二时钟信号中的每个第二时钟信号之间频率同步，实现了数字通信设备内时钟网络的频率同步。

在本申请实施例中，由于时钟芯片可以对输出的第二时钟信号进行延时测量，并且可以对输出的第二时钟信号进行相位补偿，保证了时钟缓冲器输出的第二时钟信号的相位与时钟芯片接收的第一时钟信号的相位同步，实现了数字通信设备内时钟网络的相位同步。

在本申请实施例中，由于时钟芯片输出的多个第二时钟信号中的每个第二时钟信号之间频率同步，且每个时钟缓冲器输出的第二时钟信号的相位与时钟芯片接收的第一时钟信号的相位同步，实现了数字通信设备内时钟网络的时间同步。

在本申请实施例中，由于数字通信设备内时钟网络可以实现时间同步，提高了数字通信设备内的时间同步精度。在此基础上再执行ieee1588v2协议，可以实现数字通信设备与其它设备之间的时间同步精度。

下面具体介绍本申请实施例提供的时钟芯片101对每个时钟缓冲器输出的第二时钟信号进行相位补偿的过程。

示例性的，请参考图6所示，为本申请实施例提供的一种用于测试时钟网络延时的方法的流程示意图，该方法适用于与图1所示的数字通信设备相同或类似的设备中。其中，图6所示的流程步骤可以从图1所示的数字通信设备中的时钟芯片的角度描述，该方法的流程包括如下：

s601、时钟芯片接收时钟源发送的第一时钟信号。

s602、时钟芯片对第一时钟信号进行分频，得到同源的多个第二时钟信号。

在本申请实施例中，由于多个第二时钟信号是由同一个第一时钟信号分频得到的，即多个第二时钟信号同源，保证了多个第二时钟信号中的每个第二时钟信号之间频率同步，实现了数字通信设备内时钟网络的频率同步。

s603、时钟芯片将多个第二时钟信号通过多条时钟线路发送给多个第一切换器，以使多个第一切换器中的每个第一切换器，根据第一预设策略将接收到的第二时钟信号通过一条测试线路发送给第二切换器；多条时钟线路与多个第一切换器一一对应；多个第一切换器中的每个第一切换器对应不同的测试线路。

在一些实施例中，当多个第一切换器中的每个第一切换器接收到时钟芯片发送的第二时钟信号时，根据第一预设策略将接收到的第二时钟信号通过一条测试线路发送给第二切换器。比如，每个第一切换器接收到时钟芯片发送的第二时钟信号时，确定当前时刻是否接收到测试指令(该测试指令为处理器发送的，该处理器为数字通信设备的内部处理器，或者为与数字通信设备连接的外部处理器)。当每个第一切换器确定当前时刻未接收到测试指令时，每个第一切换器将接收到的第二时钟信号发送给与每个第一切换器对应的时钟缓冲器。当每个第一切换器确定当前时刻接收到测试指令时，每个第一切换器将接收到的第二时钟信号通过一条测试线路发送给所述第二切换器。

示例性的，请继续参见图1所示，以第一切换器1为例，当第一切换器1接收到时钟芯片发送的第二时钟信号1时，确定当前时刻是否到接收到测试指令。当第一切换器1确定当前时刻接收到测试指令时，将第二时钟信号1通过第一测试线路发送给第二切换器。当第一切换器1确定当前时刻未接收到测试指令时，则将第二时钟信号1通过线路1发送给时钟缓冲器1。其它第一切换器可以采用与第一切换器1切换连接第二切换器或者连接时钟缓冲器1的相同或者类似的切换方式，切换连接第二切换器或者连接与每个第一切换器对应的时钟缓冲器。

在一些实施例中，每个第一切换器的切换功能由处理器进行控制，无需每个第一切换器进行自主控制，即无需每个第一切换器具有自主判断何时进行切换线路的功能，换而言之，无需高性能的第一切换器，普通的第一切换器即可满足需求，节省了数字通信设备的硬件成本。

在另一些实施例中，每个第一切换器接收到时钟芯片发送的第二时钟信号时，确定当前时刻是否到达设定的测试时间。当每个第一切换器确定当前时刻未到达测试时间时，每个第一切换器将接收到的第二时钟信号发送给与每个第一切换器对应的时钟缓冲器。当每个第一切换器确定当前时刻到达测试时间时，每个第一切换器将接收到的第二时钟信号通过一条测试线路发送给所述第二切换器。

示例性的，请继续参见图1所示，仍以第一切换器1为例，当第一切换器1接收到时钟芯片发送的第二时钟信号1时，确定当前时刻是否到达设定的测试时间。当第一切换器1确定当前时刻到达设定的测试时间时，将第二时钟信号1通过第一测试线路发送给第二切换器。当第一切换器1确定当前时刻未到达设定的测试时间，则将第二时钟信号1通过线路1发送给时钟缓冲器1。例如，以第一切换器1中设定每隔10分钟切换连接到第二切换器，第一切换器1在12:00:00连接到第二切换器为例，那么，当第一切换器1在12:00:00-12:10:00之间接收到第二时钟信号1时，第一切换器1将第二时钟信号1发送给时钟缓冲器1，在12:10:00接收到的第二时钟信号1发送给第二切换器。

在另一些实施例中，每个第一切换器的切换功能由其进行自主控制，即每个第一切换器具有自主判断何时进行切换线路的功能，每个第一切换器的切换功能无需由处理器进行控制，即每个第一切换器的性能较好。由于每个第一切换器的性能较好，在一定程度上，可以避免某个第一切换器由于一些因素(例如处理器和该第一切换器连接不良，或者处理器和该第一切换器之间的连接线路损坏，等等)接收不到处理器发送的测试指令，而导致不能对该第一切换器输出的第二时钟信号进行延时测量的现象。

需要说明的是，上述是以设定的测试时间为每隔10分钟为例，即以每个第一切换器每隔10分钟切换连接第二切换器为例，当然，设定的测试时间可以由本领域技术人员根据实际需求进行设定，本申请实施例不限定。其它第一切换器可以采用与第一切换器1切换连接第二切换器或者连接时钟缓冲器1的相同或者类似方式，切换连接第二切换器或者连接与每个第一切换器对应的时钟缓冲器。

需要说明的是，当时钟芯片确定当前时刻未到设定的轮询时间时即时钟芯片未接收到第二切换器发送的第二时钟信号时，时钟芯片维持多个第二时钟信号中的每个第二时钟信号在上一轮测量计算得到的补偿时长，并根据每个第二时钟信号的补偿时长对每个第二时钟信号进行相位补偿后，再通过多条时钟线路一一对应的将多个第二时钟信号发送给多个第一切换器。即时钟芯片在接收到第二切换器发送的第二时钟信号之前，多个第一切换器中的每个第一切换器接收到的第二时钟信号，是时钟芯片根据上一轮测量计算得到的补偿时长进行相位补偿后的第二时钟信号。

在一些实施例中，当每个第一切换器与第二切换器连接时，即与每个第一切换器对应的时钟缓冲器断开连接时，每个第一切换器对应的时钟缓冲器保持第二时钟信号的输出状态不变。比如，每个第一切换器与第二切换器连接时，每个第一切换器对应的时钟缓冲器锁定一定时间(例如1s)的第二时钟信号的时序，并将第二时钟信号的这1s的时序输出。通过这种方式，保证了与每个第一切换器对应的时钟缓冲器有第二时钟信号输出，避免了每个第一切换器对应的时钟缓冲器无第二时钟信号输出而对数字通信设备的系统运行造成影响。

需要说明的是，每个时钟缓冲器能够对输入的时钟信号保持多长时间的输出状态，由该时钟缓冲器的性能决定，本领域技术人员可以根据实际需求选择不同性能的时钟缓冲器。

在一些实施例中，由于目前在市面上的大多数的时钟缓冲器对输入的时钟信号能够保持1s的输出状态不变，因此，为了保证能普遍适应市面上的大多数的时钟缓冲器的性能，可以设置时钟芯片对每个第二时钟信号的测试时间在1s内完成。

在本申请实施例中，由于多个第二时钟线路与多个第一切换器一一对应，而多个时钟线路与时钟芯片的多个输出引脚一一对应(参见图1所示)，即每个第二时钟信号的输出仅占用时钟芯片的一个输出引脚，无需额外增加一些时钟芯片的数量，降低数字通信设备的硬件成本。

s604、时钟芯片接收第二切换器根据第二预设策略发送的第三时钟信号；第三时钟信号为多个第二时钟信号中的一个第二时钟信号。

在一些实施例中，请继续参考图1所示，数字通信设备内部具有多个测试通路和多个信号通路。比如，多个测试通路中的每个测试通路由一条时钟线路、一个第一切换器、一条测试线路和第二切换器构成，例如第一通路(多个测试通路中一个测试通路)由第一时钟线路、第三切换器(即第一时钟线路和第一测试线路对应的第一切换器1)、第一测试线路和第二切换器构成。多个信号通路由一条时钟线路、一个第一切换器、一条线路和一个时钟缓冲器构成，例如第二通路(多个信号通路中的一个信号通路)由第一时钟线路、第三切换器、线路1和第一时钟缓冲器(即时钟缓冲器1)构成。

在一些实施例中，第二切换器根据处理器发送的切换指令，确定将接收到的第三时钟信号发送给时钟芯片。

示例性的，请继续参考图1所示，以第一通路为例，当处理器向第一通路中的第一切换器1发送测试指令时，向第二切换器发送切换指令，用于指示第二切换器将通过第一通路传输的第二时钟信号1(即第三时钟信号)发送给时钟芯片。第二切换器接收到该切换指令时，切换连接第一通路和时钟芯片，向时钟芯片发送给第二时钟信号1。

在一些实施例中，由处理器控制第二切换器向时钟芯片发送第三时钟信号。通过处理器对第二切换器的切换功能进行控制，无需第二切换器进行自主控制，即无需高性能的第二切换器，普通的第二切换器即可满足需求，节省了数字通信设备的硬件成本。

在另一些实施例中，第二切换器可以自动的将接收到的第三时钟信号发送给时钟芯片。比如，请继续参考图1所示，第二切换器的多个引脚和多个测试通路一一对应。以第二切换器具有4个输入引脚，多个测试通路包括4个测试通路为例。当第二切换器确定引脚1接收到第二时钟信号1时，确定连接第一通路和时钟芯片，并将第二时钟信号1发给时钟芯片。

在另一些实施例中，第二切换器的切换功能由其进行自主控制，即第二切换器具有自主判断何时进行切换线路的功能，第二切换器的切换功能无需由处理器进行控制，换而言之，第二切换器的性能较好。由于第二切换器的性能较好，在一定程度上，可以避免第二切换器由于某些因素(例如处理器和第二切换器连接不良，或者处理器和第二切换器之间的连接线路损坏，等等)接收不到处理器发送的切换指令，而导致第二切换器不能切换连接需要延时测量的测试通路和时钟芯片，使得不能对该测试通路传输的第二时钟信号进行延时测量的现象。

s605、时钟芯片计算第三时钟信号在第一通路传输的第一延时；第一通路为由第一时钟线路、第三切换器、第一测试线路和第二切换器构成的一个通路；第三切换器为第一时钟线路与第一时钟缓冲器对应的第一切换器；第一测试线路为第三切换器对应的测试线路；第一时钟缓冲器为多个时钟缓冲器中的一个时钟缓存器；第一时钟线路为多条时钟线路中的一条时钟线路。

可选地，时钟芯片可以根据每个测试通路发送的第二时钟信号和接收的第二时钟信号之间的相位差，计算得到每个第二时钟信号在每个测试通路传输的延时。比如：

在一些实施例中，以第一通路为例，请继续结合图2和图3所示，当处理器向第二切换器发送切换指令时，向时钟芯片发送第一提示信息，用于提示第二切换器发送的第二时钟信号为第二时钟信号1。当时钟芯片接收到第二切换器发送的第二时钟信号1和第一提示信息时，时钟芯片计算发送的第二时钟信号1和接收的第二时钟信号1之间的相位差为90°，得到第三时钟信号在第一通路传输的第一延时为(90°/180°)t即0.5t。

在另一些实施例中，仍以第一通路为例，请继续结合图2和图3所示，第二切换器向时钟芯片发送第二时钟信号1时，向时钟芯片发送第二提示信息，用于提示第二切换器发送的第二时钟信号为第二时钟信号1。当时钟芯片接收到第二切换器发送的第二时钟信号1和第二提示信息时，时钟芯片计算发送的第二时钟信号1和接收的第二时钟信号1之间的相位差为90°，得到第三时钟信号在第一通路传输的第一延时为(90°/180°)t即0.5t。

在一些实施例中，在设置第二切换器与时钟芯片之间的连接线路(即线路0)时，可以将线路0的长度设置较短，以使第二时钟信号在线路0传输的延时忽略不计。相应的，在设置每个第一切换器与每个第一切换器对应的时钟缓冲器之间的连接线路时，也可以将该线路的长度设置较短，以使第二时钟信号在该线路传输的延时忽略不计，例如可以将第一切换器1与时钟缓冲器1之间的连接线路(即线路1)设置较短，使得第二时钟信号1在线路1传输的延时可以忽略不计。

在本申请实施例中，时钟芯片通过根据发送的第三时钟信号和接收到的第三时钟信号之间的相位差，可以得到第三时钟信号在第一通路传输的较为准确的第一延时。

s606、时钟芯片在将第三时钟信号通过第一时钟线路发送到第一时钟缓冲器之前，根据第一延时对第三时钟信号进行相位补偿，以使第一时钟缓冲器输出的第三时钟信号的相位，与第一时钟信号的相位同步。

在一些实施例中，时钟芯片根据第一延时对第三时钟信号进行相位补偿可以有多种方式，比如：

示例1：

时钟芯片根据第一延时和第一计算公式(1)，计算得到第三时钟信号的补偿时长。

tn＝(tdelay-td2-td3)l1/(l1+l2)+td1+td2(1)

其中，tn为第三时钟信号的补偿时长，tdelay为第一延时，td1为时钟芯片预先存储的第一时钟缓冲器的延时，td2为时钟芯片预先存储的第三切换器的延时，td3为时钟芯片预先存储的第二切换器的延时，l1为时钟芯片预先存储的第一时钟线路的长度，l2为时钟芯片预先存储的第一测试线路的长度。

其中，(tdelay-td2-td3)l1/(l1+l2)为第三时钟信号在第一时钟线路传输的延时。

在示例1中，第三时钟信号的补偿时长由时钟芯片进行计算处理得到的。在该示例中，无需增加额外的处理器，节省了数字通信设备的内部硬件结构的空间。

示例2：

时钟芯片将第一延时发送给处理器，由处理器根据第一延时计算第三时钟信号的补偿时长。比如，处理器接收到时钟芯片发送的第一延时时，根据第一延时和第一计算公式(1)计算第三时钟信号的补偿时长。

在示例2中，td1则为处理器预先存储的第一时钟缓冲器的延时，td2则为处理器预先存储的第三切换器的延时，td3则为处理器预先存储的第二切换器的延时，l1则为处理器预先存储的第一时钟线路的长度，l2则为处理器预先存储的第一测试线路的长度。

其中，在示例2中，处理器可以是数字通信设备的外部内部处理器，或者是数字通信设备的内部处理器，本申请实施例不限定。处理器可以是通用的cpu或特定应用集成电路(applicationspecificintegratedcircuit，asic)，或fpga，也可以是一个或多个用于控制程序执行的集成电路。

在示例2中，第三时钟信号的补偿时长由处理器进行计算处理得到。在该示例中，可以节省时钟芯片的数据处理功耗。另外，时钟芯片无需存储其它器件已知的数据信息(例如第二切换器已知的延时、第一时钟线路已知的长度等)，节省了时钟芯片的内存空间。

在上述示例1和示例2中，根据第一延时和第一计算公式的具体过程可以为：

首先，根据第一延时计算得到第三时钟信号在第一时钟线路传输的第二延时，即由(tdelay-td2-td3)l1/(l1+l2)计算得到第二延时。

然后，根据第二延时得到第三时钟信号在第二通路的补偿时长，即由第二延时、td1和td2相加得到该补偿时长。

在本申请实施例中，时钟芯片可以通过测量第三时钟信号第一通路的第一延时，从而可以得到第三时钟信号在第一时钟线路传输的较为准确的延时，进而可以提高第三时钟信号在第二通路的补偿时长的精度，提高了第二通路中的第一时钟缓冲器输出第三时钟信号和第一时钟信号的相位同步的精度。

在一些实施例中，时钟芯片得到第三时钟信号的补偿时长后，更新上一次存储的第三时钟信号的补偿时长，并根据该补偿时长对第三时钟信号进行相位补偿，然后，再将相位补偿后的第三时钟信号通过第二通路发送给第一时钟缓冲器。第一时钟缓冲器将相位补偿后的第三时钟信号输出，使得输出的第三时钟信号的相位，与第一时钟信号的相位同步。

在一些实施例中，为了提高测量每个第二时钟信号的延时的准确度，对应同一个第一切换器的测试线路、时钟线路这两条线路的参数在设置时，将参数变量设置为线路的长度，即这两条线路除了长度参数之外的其它参数(例如材质、粗细等)都设置相同。比如，请继续参考图1所示，对应第一切换器1的第一时钟线路和第一测试线路在设置时，只有长度参数可以设置不相同，其它参数均设置成一致。其中，多条时钟线路中的每条时钟线路之间的参数，可以设置成相同或者设置成不相同，例如，第一时钟线路的长度可以与第二时钟线路的长度设置相同或者不相同，第一时钟线路的材质可以与第二时钟线路的材质可以设置相同或者不相同，等等。本申请实施不限定，只要可以保证每条时钟线路的参数和与该时钟线路对应同一个第一切换器的测试线路之间的参数变量为长度即可。

在一些实施例中，为了简化数字通信设备内的pcb电路板的制作工艺，可以在设置数字通信设备的pcb电路板上的线路时，将参数变量设置为线路的长度，即数字通信设备的pcb电路板上的线路之间的参数，除了长度之外的其它参数可以设置成相同。

需要说明的是，上述是以测量第三时钟信号在第二通路传输的延时，并对第三时钟信号进行相位补偿为例，当然，其它信号通路中的每个信号通路可以采用与第二通路相同或者类似的方法，测量第二时钟信号在该信号通路传输的延时，并对该第二时钟信号进行相位补偿。

需要说明的是，上述是以多个第一切换器与一个第二切换器连接，且以第二切换器与时钟芯片连接的线路为一个，即第二切换器一次向时钟芯片发送一个第二时钟信号为例。当然，第二切换器与时钟芯片连接的线路可以有多个，即第二切换器可以将接收到的多个第二时钟信号通过多个线路都发送给时钟芯片。或者，多个第一切换器还可以与多个第二切换器连接，比如，以多个第一切换器包括6个第一切换器，多个第二切换器包括3个第二切换器为例，每个第二切换器可以与两个第一切换器连接，其连接方式可以采用与前述多个第一切换器与一个第二切换器连接的方式相同或者类似，本申请实施例不限定第二切换器的数量以及第二切换器与时钟芯片之间的具体连接方式。

需要说明的是，上述是以数字通信设备内的时钟网络设置为一级(参见图1所示)为例，当然，为了得到更精确的时间同步精度，数字通信设备内的时钟网络还可以设置为二级联或者更多级联，本领域技术人员可以根据实际需求进行设置，本申请实施例不限定。以数字通信设备内的时钟网络设置为二级联为例，参见图7所示，在每个时钟缓冲器后面再接连一个时钟芯片、测试通路和信号通路，即每个时钟缓冲器输出的第二时钟信号为下一级联的一个测试通路、信号通路的输入时钟信号。比如，以时钟缓冲器1为例，在时钟缓冲器1接连一个时钟芯片1，由时钟芯片1再对第二时钟信号1进行延时测量和相位补偿，具体方式可参见上述时钟芯片对第二时钟信号1的延时测量和相位补偿方式。在这种结构中，可以通过下一级的时钟网络对上一级的时钟网络中的每个时钟缓冲器输出的相位补偿后的第二时钟信号，再进行延时测量和相位补偿，可以进一步的提高每个第二时钟信号和第一时钟信号的时间同步精度。

在本申请实施例中，在硬件层上，数字通信设备通过多个第一切换器切换功能，一方面，提高了时钟芯片的输出引脚利用率(每个时钟信号仅占用1个输出引脚)，无需额外增加一些时钟芯片，降低数字通信设备的硬件成本，另一方面，可以实现时钟芯片对输出的每个第二时钟信号的延时测量，从而可以根据每个第二时钟信号的延时，对每个第二时钟信号进行相位补偿，进而保证了每个时钟缓冲器输出的第二时钟信号的相位和第一时钟信号的相位同步，实现了数字通信设备内时钟网络的时间同步，提高了数字通信设备内时钟网络的时间同步的精度。在软件层上，由于数字通信设备内时钟网络的时间同步精度提高了，当数字通信设备执行ieee1588v2协议时，无需对数字通信设备内的时钟网络的走线延时进行优化，降低了软件的资源消耗，节省了软件开发的成本。

通过以上描述可知，本申请实施例的技术方案中，数字通信设备包括：时钟芯片、多个第一切换器、第二切换器以及多个时钟缓冲器；多个第一切换器与多个时钟缓冲器一一对应。时钟芯片在接收到时钟源发送的第一时钟信号时，对第一时钟信号进行分频，得到多个同源的第二时钟信号，然后通过多条时钟线路将多个第二时钟信号发送给多个第一切换器，之后，通过每个第一切换器的切换功能确定与时钟缓冲器连接，或者与第二切换器连接。通过这种方式，一方面可以保证每个时钟缓冲器输出的第二时钟信号之间同源，从而实现数字通信设备内时钟网络的频率同步；另一方面，实现对输出的多个第二时钟信号中的每个第二时钟信号的延时测量，从而可以根据每个第二时钟信号的延时，对每个第二时钟信号进行相位补偿，进而保证了时钟芯片将相位补偿后的第二时钟信号发送到每个时钟缓冲器时，每个时钟缓冲器输出的第二时钟信号的相位和第一时钟信号的相位同步。即通过这种结构，实现了数字通信设备内时钟网络的时间同步。

基于同一发明构思下，本申请实施例提供了一种数字通信设备。请参考图8所示，为本申请实施例提供的一种数字通信设备的结构示意图。

如图8所示，数字通信设备800包括：

存储器801，用于存储一个或多个计算机指令；

至少一个处理器802，用于读取所述存储器801中的计算机指令，使得数字通信设备800能够实现图2所示的实施例中的全部或部分步骤。

可选地，存储器801可以包括高速随机存取存储器，还可以包括非易失存储器，例如磁盘存储器件、闪存器件或其他非易失性固态存储器件等，本申请实施例不作限定。

可选地，处理器802可以是通用的处理器(centralprocessingunit，cpu)，或asic，或fpga，也可以是一个或多个用于控制程序执行的集成电路。

在一些实施例中，存储器801和处理器802可以在同一芯片上实现，在另一些实施例中，它们也可以在独立的芯片上分别实现，本申请实施例不作限定。

基于同一发明构思下，本申请实施例提供了一种计算机可读存储介质，该计算机可读存储介质存储有计算机指令，当计算机指令被数字通信设备执行时，使数字通信设备执行上述用于测试时钟网络延时的方法的步骤。

基于同一发明构思下，本申请实施例提供了一种计算机程序产品，该计算机程序产品包括计算机指令，当计算机指令被数字通信设备执行时，使得数字通信设备执行上述用于测试时钟网络延时的方法的步骤。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、cd-rom、光学存储器等)上实施的计算机程序产品。

本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。