一种用于QKD的光脉冲时序同步修正系统的制作方法

一种用于qkd的光脉冲时序同步修正系统
技术领域
1.本实用新型涉及量子信息和光通信领域，具体涉及一种用于qkd的光脉冲时序同步修正系统。


背景技术：

2.在qkd(量子密钥分发系统)中，因为同步光和信号光发射频率不一样，所以同步光经过光电转换和信号处理后存在一定的延时，导致同步信号时序与光脉冲时序出现不同步，为了获得最大计数，探测光子需要对光脉冲时序和同步信号时序同步修正，将修正后的同步信号作为门信号作为探测模块的门控信号。因此，需要对现有技术进行改进，提出精度更好的保证系统安全的多路同步输出激光器光源系统。
3.传统的同步修正一般采用延时扫描，其目的是要在一定范围内找到一个精确的位置，一般分为粗扫描和细扫描两个过程，先由粗扫描确定一个大致的范围，在这个范围内进行细扫描,确定最终的位置。传统的同步中粗扫描的步进较大，所以最后的计数值往往不准确，由于粗扫描的步长较大，细扫描的范围也随之扩大，所以在细扫描需要耗时比较长。
4.传统的延时扫描中，粗扫描的步进较大，导致细扫描范围扩大所以耗时相对较长且受传统硬件的影响细扫描精度也比较低，所以获得的光子数比较少。
5.因此需要对现有的同步修正进行进一步地改进，提供一种能够满足量子密钥分发需求的、耗时更少精度更高最终获得最大光子计数的光脉冲时序同步修正系统。


技术实现要素：

6.为了解决上述技术问题，提出了一种能够满足量子密钥分发需求的、耗时更少精度更高最终获得最大光子计数的光脉冲时序同步修正系统。
7.为实现上述目的，本实用新型采取的技术方案如下：一种用于qkd的光脉冲时序同步修正系统，包括光电转换以及信号处理模块、倍频处理模块、光脉冲时序同步修正电路、光学盒、探测模块和主控单元组成；
8.所述光电转换以及信号处理模块、倍频处理模块和光脉冲时序同步修正电路依次顺序连接；
9.所述光学盒、探测模块和主控单元依次顺序连接；
10.所述光脉冲时序同步修正电路的输出端口又与所述探测模块连接，所述主控单元又控制所述光脉冲时序同步修正电路。
11.优选地，所述光脉冲时序同步修正电路包括多路并联的修正电路。
12.优选地，多路并联的修正电路分别与倍频处理模块以及主控单元连接。
13.优选地，任意一路修正电路包括可编程延迟芯片，所述可编程延迟芯片的延迟操作通过串行数据接口对每个延迟通道进行编程来实现。
14.优选地，所述修正电路还包括两片串联的延时芯片。
15.优选地，所述主控单元为fpga主控单元，所述fpga主控单元包括fpga芯片，fpga芯
片采用ep4cgx系列芯片实现。
16.优选地，所述fpga芯片控制两路信号之间不同的延时值。
17.本实用新型有益的技术效果：本实用新型中采用多级光脉冲时序修正电路和参数可调的方法，快速高精调整探测器门控信号(同步信号)和光脉冲之间(信号光)的相位关系，通过控制两者相位关系保证同步信号时序与光脉冲时序同步，确保探测器门信号加载期间光脉冲时序正好到来，一方面可以最大限度减小暗计数，另一方面保障bob接收端获得最大计数探测光子。
附图说明
18.图1为同步信号出现延时的波形对比图；
19.图2为本实用新型的整体结构框图；
20.图3光脉冲时序同步修正电路硬件原理示意图；
21.图4扩展延迟模式下nb6l系列芯片简化功能框图。
具体实施方式
22.为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合实施例对本实用新型进行进一步详细说明，但本实用新型要求保护的范围并不局限于下述具体实施例。
23.本实用新型的整体思路是：整个系统包括光电转换以及信号处理模块、倍频处理模块、光脉冲时序同步修正电路、光学盒、探测模块和主控单元，其中主控单元为fpga主控单元。其中光电转换和信号处理模块用于处理同步光处理输出多路可用于光脉冲同步修正的同步信号，倍频处理模块用于将光电转换和信号处理后的同步信号倍频成和偏振光频率一样的同步信号，fpga主控单元用于控制修正电路进行同步修正调整，探测模块用来探测单光子。
24.本实用新型的一个具体实施例如下：
25.如图1-4所示，一种用于qkd的光脉冲时序同步修正系统，包括光电转换以及信号处理模块、倍频处理模块、光脉冲时序同步修正电路、光学盒、探测模块和fpga主控单元；
26.各个部件之间的连接关系是：光电转换以及信号处理模块、倍频处理模块和光脉冲时序同步修正电路依次顺序连接；
27.所述光学盒、探测模块和fpga主控单元依次顺序连接；
28.所述光脉冲时序同步修正电路又分别与探测模块以及fpga主控单元连接。
29.结合本实用新型的系统，同步光和信号光的同步调节处理过程如下：
30.如图2所示，同步光经过光电转换和信号处理得到第一同步信号1，第一同步信号1输入到倍频器倍频处理模块得到和偏振光频率一致的第二同步信号2，第二同步信号2进入到光脉冲时序同步修正电路，所述光脉冲时序同步修正电路对第二同步信号2处理后得到门信号输入到探测模块中；
31.所述探测模块甄别单光子信号是通过控制apd探测器的门时间，apd单光子探测器的核心器件是一个光电雪崩二极管(apd)，apd一般是工作在门模式下，在门模式下当有光子到达时，被apd吸收。所以只有当单光子信号在门信号加载期间到达时才可以被探测。探
测模块将探测到的单光子计数值通过总线发送给fpga主控单元，fpga主控单元接收到计数值，并判断采样的计数值是否是最大值从而判断同步信号时序和光脉冲时序是否同步：
32.若是最大值，则说明同步信号时序和光脉冲时序同步，则锁定探测单光子计数最大时对应的门控信号延时值，将这个延时值进行存储；
33.若不是最大值，则fpga主控单元控制所述光脉冲时序同步修正电路调节同步信号时序延时继续找到获得单光子最大计数值的位置。当获得单光子最大计数时也就是图1中同步信号和光脉冲信号同步(光子信号)。
34.具体地，所述fpga主控单元判断采样的计数值是否是最大值的步骤如下：
35.步骤1：fpga主控单元通过总线接收来自探测模块输出的单光子计数值，fpga主控单元将第一次接收到的单光子计数值赋给变量x，fpga主控单元修改的延时值控制光脉冲时序同步修正电路调节延时后获得门信号经探测器第二次输出的单光子计数值赋给变量y，比较x和y，将大值赋给变量a。以此类推查询出最大值a。
36.步骤2：获得最大值a后，先通过细扫描(细扫描为自定义名词，细扫描表示每次改进2ps延时或2ps以内的延时来调节修正电路控制同步信号时序)判断查询最大值a左边(左边是指在在采样过程中比a值先采样的采样数据，a是步骤1比较查询出来的值，此a值不一定是峰峰值，因为步骤1比较查询修改的延时值绝对大于2ps，)是否有大于a的最大值b，如果有则省略查询最大值a的右边(右边是指在在采样过程中比a值后采样的采样数据),如果没有直接查询最大值a的右边，比较找到右边的最大值c。这种方法和传统的在最大值左右两边取一定范围，然后在这个范围内扫描获取最大值在用时上减少一半，相对速度更快，同时也能获得最大计数光子的位置。
37.优选地，所述光脉冲时序同步修正电路包括多路并联的修正电路，本实施例中，并联的修正电路共5路。假如系统的光信号是50m，则系统同步信号周期为20ns，为使同步信号在周期内可定位任意点，修正电路硬件设计上需要选用两片串联延时芯片，每片延时芯片大于10ns。(光脉冲时序同步修正，其目的是修正同步信号的时序和光信号的时序同步，时序同步至少周期是一样大，所以50m的光信号周期是20ns，则修正电路获得的同步信号周期也是要20ns，修正电路获得的周期是通过芯片延时实现的，所以芯片延时需要选择10ns的才合适)。
38.两片串联延时芯片保证周期范围大于光信号周期20ns，所以1路同步信号的周期共需2片延时芯片，两片延时芯片中的第二片延时芯片控制芯片内部的延时值，最后从第二延时芯片输出的门信号到探测模块进行高精度的光脉冲时序同步。同时，任意一路修正电路包括可编程延迟芯片，可编程延迟芯片的延迟操作通过串行数据接口对每个延迟通道进行编程来实现。
39.所述fpga主控单元包括fpga芯片，fpga芯片采用ep4cgx系列芯片实现，fpga芯片控制两路信号之间不同的延时值。
40.具体地，为了满足每片延时芯片大于10ns，延时芯片选用nb6l系列芯片可编程延迟芯片。nb6l系列芯片的扩展延迟路径从开始，流经pd0，级联至pd1，并通过输出，所需的延迟通过串行数据接口对每个延迟通道进行编程来实现，而修正电路依靠芯片本身的内部资源，当同步信号从输入，应用处理器fpga芯片ep4cgx系列芯片通过
控制(输入使能)、sload(串联负载)、sdin(串行数据)、sclk(串行时钟输入)来控制nb6l系列芯片内部两路信号之间不同的延时值，最后从输出。为了满足信号光20ns的周期，从输出的信号还需连接到第二片延时芯片的输入接口在经过控制sload、sdin、sclk来控制芯片内部的延时值，最后从第二片延时芯片输出的门信号到探测模块进行高精度的光脉冲时序同步，其他几路的原理也是一样，不在赘述。
41.综上所述，nb6l系列芯片为细扫描做好了硬件支撑，可获得更高的精度，同时更容易获得最大计数光子。
42.根据上述说明书的揭示和教导，本实用新型所属领域的技术人员还可以对上述实施方式进行变更和修改。因此，本实用新型并不局限于上面揭示和描述的具体实施方式，对实用新型的一些修改和变更也应当落入本实用新型的权利要求的保护范围内。此外，尽管本说明书中使用了一些特定的术语，但这些术语只是为了方便说明，并不对实用新型构成任何限制。